VHDL的一些設(shè)計(jì)基礎(chǔ)知識(shí)資料免費(fèi)下載

　　一、常用硬件描述語言

　　VHDL（Very-High-Speed Integrated Circuit Hardware Description Language）：超高速集成電路硬件描述語言，由美國國防部制定，1987年被采納為IEEE 1076標(biāo)準(zhǔn)，1993年被更新為IEEE 1164標(biāo)準(zhǔn)。

　　Verilog：最初由Gateway Design Automation公司的Phil Moorby在1983年創(chuàng)建。作為Verilog-XL仿真器的內(nèi)部語言，用于數(shù)字邏輯的建模、仿真和驗(yàn)證。1995年，IEEE制定了Verilog HDL的第一個(gè)國際標(biāo)準(zhǔn)，即IEEE Std 1364—1995，即Verilog 1.0。

　　二、VHDL及其優(yōu)點(diǎn)

　　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言風(fēng)格和語法規(guī)范類似于一般的計(jì)算機(jī)高級語言。VHDL的結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體分成外部（可視部分，端口）和內(nèi)部（不可視部分，內(nèi)部功能、算法）兩部分。在對一個(gè)設(shè)計(jì)實(shí)體定義外部界面后，一旦其內(nèi)部開發(fā)完成后，其他設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)、外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。

　　應(yīng)用VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)：

　　支持自頂向下的設(shè)計(jì)方法，具有更強(qiáng)的行為描述能力，抽象的行為描述避開了具體器件的結(jié)構(gòu)。

　　支持模塊化的設(shè)計(jì)方法，將大規(guī)模的設(shè)計(jì)分解并利用已有的設(shè)計(jì)模塊。

　　硬件描述與與具體的器件的結(jié)構(gòu)工藝無關(guān)，具有很強(qiáng)的移植能力。

　　可通過修改類屬語句和子程序調(diào)用選擇設(shè)計(jì)的規(guī)模與結(jié)構(gòu)。