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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>使用異步串口收發(fā)器解決收發(fā)兩端時(shí)鐘不同步的問(wèn)題實(shí)驗(yàn)免費(fèi)下載

      使用異步串口收發(fā)器解決收發(fā)兩端時(shí)鐘不同步的問(wèn)題實(shí)驗(yàn)免費(fèi)下載

      2019-08-08 | doc | 13.16 MB | 次下載 | 1積分

      資料介紹

      　　本項(xiàng)目的目的是設(shè)計(jì)異步串口收發(fā)器解決收、發(fā)兩端時(shí)鐘不同步的問(wèn)題。異步通信是以一個(gè)字符為傳輸單位，通信中兩個(gè)字符間的時(shí)間間隔是不固定的，然而在同一個(gè)字符中的兩個(gè)相鄰位代碼間的時(shí)間間隔是固定的。串口通信是串口用于ASCII碼字符的傳輸。其中，最重要的參數(shù)是波特率、數(shù)據(jù)位、停止位和奇偶校驗(yàn)。

      　　設(shè)計(jì)基于異步串口通信原理的發(fā)送機(jī)與接收機(jī)。采用了“自頂向下”和“模塊化”設(shè)計(jì)原理，先設(shè)計(jì)頂層原理，再分別設(shè)計(jì)分頻、發(fā)送、接收模塊。通過(guò)本次實(shí)驗(yàn)，學(xué)習(xí)了Quartus軟件基本使用，Verilog HDL語(yǔ)言編寫(xiě)、SignalTap Logic Analzyer使用，體會(huì)了FPGA的基本設(shè)計(jì)過(guò)程。

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