用于實(shí)現(xiàn)和評(píng)估TMR方法的自動(dòng)快速可綜合Verilog代碼生成器工具介紹

　　三模冗余（TMR）技術(shù)是FPGA設(shè)計(jì)中最著名的錯(cuò)誤掩蔽和單事件效應(yīng)（SEE）保護(hù)技術(shù)之一。這些FPGA設(shè)計(jì)大多采用硬件描述語言，如Verilog和VHDL。TMR技術(shù)包括設(shè)計(jì)模塊的三倍化和為每個(gè)輸出端口添加多數(shù)表決電路。構(gòu)建這種三重化方案是一項(xiàng)非常重要的任務(wù)，需要花費(fèi)大量的時(shí)間和精力來修改設(shè)計(jì)代碼。本文開發(fā)了RASP-TMR工具，該工具具有以可綜合的Verilog設(shè)計(jì)文件為輸入，對(duì)設(shè)計(jì)進(jìn)行解析和三次復(fù)制的功能。該工具還生成了一個(gè)頂層模塊，其中所有三個(gè)模塊都被實(shí)例化，并最終添加了提議的多數(shù)投票電路。該工具以其圖形用戶界面在MATLAB中實(shí)現(xiàn)。該工具簡單、快速、用戶友好。該工具生成可綜合設(shè)計(jì)，便于用戶評(píng)估和驗(yàn)證基于FPGA的系統(tǒng)的TMR設(shè)計(jì)。使用Xilinx ISE工具和ISim模擬器創(chuàng)建了一個(gè)仿真場(chǎng)景。在模擬過程中，對(duì)不同的故障模型進(jìn)行了檢驗(yàn)，如位翻轉(zhuǎn)和卡死在1/0。使用各種基準(zhǔn)測(cè)試設(shè)計(jì)的結(jié)果表明，該工具生成了可綜合的代碼，并且所提出的多數(shù)投票邏輯完美地掩蓋了錯(cuò)誤/失敗。故障注入；容錯(cuò)；可靠性；單事件效應(yīng)；三模冗余；Verilog-HDL