使用VHDL語言和FPGA設計一個多功能數(shù)字鐘的論文免費下載

　　本設計為一個多功能的數(shù)字鐘，具有時、分、秒計數(shù)顯示功能，以24 小時循環(huán)計數(shù)；具有校對功能。

　　本設計采用EDA技術，以硬件描述語言VHDL為系統(tǒng)邏輯描述手段設計文件，在QUARTUSII工具軟件環(huán)境下， 采用自頂向下的設計方法， 由各個基本模塊共同構建了一個基于FPGA的數(shù)字鐘。

　　系統(tǒng)由時鐘模塊、控制模塊、計時模塊、數(shù)據(jù)譯碼模塊、顯示以及組成。經(jīng)編譯和仿真所設計的程序，在可編程邏輯器件上下載驗證，本系統(tǒng)能夠完成時、分、秒的分別顯示，由按鍵輸入進行數(shù)字鐘的清零、啟停功能。

　　現(xiàn)在是一個知識爆炸的新時代。新產(chǎn)品、新技術層出不窮， 電子技術的發(fā)展更是日新月異。可以毫不夸張的說， 電子技術的應用無處不在， 電子技術正在不斷地改變我們的生活， 改變著我們的世界。在這快速發(fā)展的年代， 時間對人們來說是越來越寶貴， 在快節(jié)奏的生活時， 人們往往忘記了時間， 一旦遇到重要的事情而忘記了時間， 這將會帶來很大的損失。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。數(shù)字化的鐘表給人們帶來了極大的方便。近些年， 隨著科技的發(fā)展和社會的進步， 人們對數(shù)字鐘的要求也越來越高， 傳統(tǒng)的時鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。

　　本設計主要研究基于FPGA的數(shù)字鐘，要求時間以24 小時為一個周期， 顯示時、分、秒。采用1HZ的基準信號產(chǎn)生1S的基準時間，秒的個位加到10 就向秒的十位進一，秒的十位加到6 就向分的個位進一，分的個位加到10 就向分的十位進一，分的十位加到6 就向時進一。該時鐘具有清零功能，可以對時、分及秒進行清零，為了保證計時的穩(wěn)定及準確須由晶體振蕩器提供時間基準信號。該系統(tǒng)是基于FPGA的設計，采用VHDL進行系統(tǒng)功能描述， 采用自頂向下的設計方法，用 QUARTUⅡS軟件進行仿真測試。

　　振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號， 作為數(shù)字鐘的時間基準， 然后經(jīng)過分頻器輸出標準秒脈沖。秒計數(shù)器滿60 后向分計數(shù)器進位， 分計數(shù)器滿60 后向小時計數(shù)器進位，小時計數(shù)器按照“ 24 翻0”規(guī)律計數(shù)。計滿后各計數(shù)器清零，重新計數(shù)。

　　一般說來，一個比較大的完整的項目應該采用層次化的描述方法： 分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細分去具體實現(xiàn)，這就是 TOP DOW（N自頂向下）的設計方法。目前這種高層次的設計方法已被廣泛采用。高層次設計只是定義系統(tǒng)的行為特征， 可以不涉及實現(xiàn)工藝， 因此還可以在廠家綜合庫的支持下， 利用綜合優(yōu)化工具將高層次描述轉換成針對某種工藝優(yōu)化的網(wǎng)絡表，使工藝轉化變得輕而易舉。