使用FPGA和CPLD實(shí)現(xiàn)四路電子搶答器的設(shè)計(jì)論文說明

　　一、設(shè)計(jì)目的

　　1. 進(jìn)一步掌握 QUARTUⅡS軟件的使用方法；

　　2. 會(huì)使用VHDL語言設(shè)計(jì)小型數(shù)字電路系統(tǒng)；

　　3. 掌握應(yīng)用 QUARTUⅡS軟件設(shè)計(jì)電路的流程；

　　4. 掌握電子搶答器的設(shè)計(jì)方法。

　　二、設(shè)計(jì)要求

　　1. 系統(tǒng)總體設(shè)計(jì)

　　（1）設(shè)計(jì)一個(gè)可以容納四組參賽隊(duì)進(jìn)行比賽的電子搶答器。

　　（2）具有第一搶答信號(hào)的鑒別和鎖存功能。在主持人發(fā)出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，顯示器顯示出搶答者的組別。同時(shí)，電路處于自鎖存狀態(tài)，使其他組的搶答器按鈕不起作用。

　?。?）具有計(jì)時(shí)功能。在初始狀態(tài)時(shí)，主持人可以設(shè)置答題時(shí)間的初始值。在主持人對(duì)搶答組別進(jìn)行確認(rèn)，并給出倒計(jì)時(shí)記數(shù)開始信號(hào)以后，搶答者開始回答問題。此時(shí)，顯示器從初始值開始倒計(jì)時(shí)，計(jì)到0 時(shí)停止計(jì)數(shù)，同時(shí)揚(yáng)聲器發(fā)出超時(shí)警報(bào)信號(hào)。若參賽者在規(guī)定的時(shí)間內(nèi)回答完問題，主持人可以給出計(jì)時(shí)停止信號(hào)，以免揚(yáng)聲器鳴叫。

　?。?）具有計(jì)分功能。在初始狀態(tài)時(shí)，主持人可以給每組設(shè)置初始分值。每組搶答完畢后，由主持人打分，答對(duì)一次加1 分，答錯(cuò)一次減1 分。

　?。?）設(shè)置一個(gè)系統(tǒng)清除開關(guān)，該開關(guān)由主持人控制。

　?。?）具有犯規(guī)設(shè)置電路。超時(shí)搶答者，給予鳴喇叭警示，并顯示規(guī)范組別。

　　2. 設(shè)計(jì)方案

　　系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕A、B、C、D，系統(tǒng)允許搶答信號(hào)STA，系統(tǒng)清零信號(hào)RST，計(jì)分時(shí)鐘信號(hào)CLK，加分按鈕端ADD、en，減分端SUB、sta ，計(jì)時(shí)使能端en時(shí)鐘信號(hào)clk， 復(fù)位rst ；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口可用a1、b1、c1、d1 表示，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)，搶答成功組別顯示的控制信號(hào)，各組計(jì)分顯示的控制信號(hào)。整個(gè)系統(tǒng)至少有三個(gè)主要模塊：搶答鑒別模塊；搶答計(jì)時(shí)模塊；搶答計(jì)分模塊，其他功能模塊（輸出顯示模塊） 。