FPGA學(xué)習(xí)教程之硬件設(shè)計(jì)基本概念

　　目前在做FPGA移植加速CNN卷積神經(jīng)網(wǎng)絡(luò)Inference相關(guān)的學(xué)習(xí)，使用的是Xilinx公司的ZYNQ-7000系列的FPGA開發(fā)板，該博客為記錄相關(guān)學(xué)習(xí)內(nèi)容，如有問題歡迎指教。前面已經(jīng)介紹了關(guān)于FPGA架構(gòu)和基本組成《FPGA學(xué)習(xí)–架構(gòu)和基本組成單元（一）》 ，下面參考Xilinx Vivado官方文檔學(xué)習(xí)硬件設(shè)計(jì)的基本概念。

　　概念

　　處理器（CPU）和FPGA之間的關(guān)鍵區(qū)別之一就是處理架構(gòu)是否固定。這種差異直接影響每個(gè)編譯器的工作方式。處理器CPU的計(jì)算體系結(jié)構(gòu)是固定的，編譯器的工作是確定軟件應(yīng)用程序如何最好地適應(yīng)處理結(jié)構(gòu)。應(yīng)用程序性能取決于應(yīng)用程序映射到處理器功能的程度以及正確執(zhí)行所需的處理器指令數(shù)量。

　　相比之下，F(xiàn)PGA類似于帶有一組構(gòu)建塊的空白平板。在的Vivado ?編譯器HLS中，目標(biāo)是從最適合的軟件程序中創(chuàng)建一個(gè)處理架構(gòu)。指導(dǎo)Vivado HLS編譯器創(chuàng)建最佳處理架構(gòu)的過程需要有關(guān)硬件設(shè)計(jì)概念的基礎(chǔ)知識(shí)。

　　時(shí)鐘頻率

　　CPU的時(shí)鐘頻率是算法執(zhí)行效率的第一考慮因素，一般來說高時(shí)鐘頻率有更高的執(zhí)行效率。雖然這是一般常識(shí)，但是如果以時(shí)鐘頻率高低來作為選擇CPU或者FPGA的標(biāo)準(zhǔn)，這樣實(shí)際上并不準(zhǔn)確，因?yàn)镃PU與FPGA之間的時(shí)鐘頻率名義上有一定的差異，例如下表中的CUP與FPGA最大時(shí)鐘頻率很常見：

　　對(duì)上表分析，其實(shí)并不是CPU的性能是FPGA的四倍，不能簡(jiǎn)單的以時(shí)鐘頻率比較性能。CPU與FPGA性能評(píng)判主要區(qū)別是軟件如何被執(zhí)行，一般來說，CPU是能夠執(zhí)行任何程序的通用平臺(tái)，包括CPU和CPU上其他結(jié)構(gòu)，軟件必須在該結(jié)構(gòu)上執(zhí)行，編譯后的軟件按照一組指令按順序執(zhí)行，無論CPU類型如何，指令的執(zhí)行始終是相同的，應(yīng)用程序的每條指令都必須經(jīng)過以下階段如下圖1：

　　取指令（IF）；

　　指令解碼（ID）；

　　執(zhí)行（EXE）；

　　內(nèi)存操作（MEM）；

　　回寫（WB）。