FPGA中IOB寄存器的使用心得

　　IOB寄存器跟通信有關(guān)的設(shè)計(jì)中多會(huì)用到，今天查了相關(guān)資料，總結(jié)如下：

　　首先了解一下fpga的芯片內(nèi)部結(jié)構(gòu)：

　　一個(gè)fpga主要是由可編程輸入輸出單元（圖中的IOB模塊），可編程邏輯單元（CLB模塊），塊RAM（圖中的BRAM，也屬于內(nèi)嵌硬件），數(shù)字時(shí)鐘管理（DCM，也屬于內(nèi)嵌硬件），還有一些內(nèi)嵌的專(zhuān)用的硬件模塊（DSP），IOB寄存器就在圖中的IOB模塊中。

　　IOB 的內(nèi)部結(jié)構(gòu)如下：

　　IOB單元簡(jiǎn)稱(chēng)IO單元，是芯片與外部器件的接口部分，用于完成不同電氣特性下對(duì)輸入輸出信號(hào)的的驅(qū)動(dòng)和匹配要求。目IO口的頻率越來(lái)越高，一些高端的fpga通過(guò)DDR技術(shù)可使數(shù)據(jù)率達(dá)到Gb/s.

　　在 這里多提一點(diǎn)：李老師提到，IOB多用在高速數(shù)據(jù)采樣的時(shí)候，對(duì)一些很難采的信號(hào)要通過(guò)連接IOB寄存器（在UCF文件中約束）。在賽靈思系列FPGA 的IOB 中分別有輸入和輸出寄存器。如果將設(shè)計(jì)中的第一級(jí)寄存器或最后一級(jí)寄存器用IOB 內(nèi)部寄存器實(shí)現(xiàn)，那么就可以縮短IO 引腳到寄存器之間的路徑（理解這句話(huà)是關(guān)鍵，我的理解是：若輸入輸出不連IOB寄存器，則代碼修改后（但邏輯功能相同）每次的布局布線(xiàn)后，輸入輸出信號(hào)會(huì) 被連在不同的內(nèi)部寄存器上，這樣輸入信號(hào)進(jìn)入第一級(jí)寄存器的布線(xiàn)延遲就會(huì)每次都不同，這樣有可能在高速信號(hào)采集的時(shí)候不能正確采樣，因?yàn)椴季€(xiàn)延遲會(huì)導(dǎo)致建 立或保持時(shí)間不滿(mǎn)足；如果在UCF文件中使用IOB寄存器，則不管代碼如何修改，輸入信號(hào)進(jìn)入fpga內(nèi)部都是被第一級(jí)的IOB寄存器采樣，更能滿(mǎn)足采樣 條件），這通常可以縮短大約1~2ns 的傳輸時(shí)延。

　　但是在使用UCF文件約束IOB寄存器時(shí)，首先，有一些限制。對(duì)于輸入寄存器在從管腳到寄存器間不能有組合邏輯存在。對(duì)于輸出寄存器，在寄存器和管腳之間也不能有組合邏輯存在（也就是信號(hào)在輸入輸出之前在代碼設(shè)計(jì)中都要干干凈凈打一拍）。對(duì) 于三態(tài)輸出，在IOB中的所有的寄存器必須使用同一個(gè)時(shí)鐘信號(hào)和復(fù)位信號(hào)，而且IOB三態(tài)寄存器必須低電平有效才能放到IOB中（三態(tài)緩沖器低電平有效， 所以在寄存器和三態(tài)緩沖器之間不需要一個(gè)反相器）。必須使軟件能夠選用IOB寄存器，可以設(shè)置全局實(shí)現(xiàn)選項(xiàng)：為輸入、輸出或輸入輸出選擇IOB寄存器。缺 省值為關(guān) off。

　　你也可在綜合工具或在用戶(hù)約束文件UCF中設(shè)定，使得能夠使用IOB寄存器。句法為： INST IOB = TRUE;

　　下邊是一網(wǎng)友的的例子：我想大家都應(yīng)該知道IOB packing的概念吧，就是把寄存器放置到IOB內(nèi)，這樣寄存器數(shù)據(jù)可以直接從PAD輸出，和FPGA內(nèi)部SLICE實(shí)現(xiàn)相比，減少了布線(xiàn)延遲，提高了性能。