資料介紹
Scaler是平板顯示器件(FPD,F(xiàn)lat Panel Display)中的重要組成部分,它將輸入源圖像信號轉(zhuǎn)換成與顯示屏固定分辨率一致的信號,并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎(chǔ)上,采用自上而下(Top.down)的設(shè)計方法,給出了scaler的設(shè)計及FPGA驗證。該scaler支持不同分辨率圖像的縮放,且縮放模式可調(diào),也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。
圖像縮放內(nèi)核是scaler的核心部分,它是scaler中的主要運算單元,完成圖像縮放的基本功能,它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計決定著縮放性能的優(yōu)劣,也是控制芯片成本的關(guān)鍵。因此,本文從縮放內(nèi)核的結(jié)構(gòu)入手,對scaler的總體結(jié)構(gòu)進行了設(shè)計;通過對圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法,并對其計算進行分析和簡化,降低了計算的復雜度。FPGA設(shè)計中,采用列縮放與行縮放分開處理的結(jié)構(gòu),使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢在于:行列縮放可以同時進行,數(shù)據(jù)處理的可靠性高、速度快:內(nèi)核結(jié)構(gòu)簡單明了,數(shù)據(jù)緩沖區(qū)大小合適,便于設(shè)計。此外,本文還介紹了其他輔助模塊的設(shè)計,包括DVI接口信號處理模塊、縮放參數(shù)計算與控制模塊以及輸出信號檢測與時序濾波模塊。
本設(shè)計使用Verilog HDL對各模塊進行了RTL級描述,并使用Quartus II 7.2進行了邏輯仿真,最后使用Altera公司的FPGA芯片來進行驗證。通過邏輯驗證和系統(tǒng)仿真,證明該scaler的設(shè)計達到了預(yù)期的目標。對于不同分辨率的圖像,均可以在顯示屏上得到穩(wěn)定的顯示。
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