資料介紹
設(shè)計的一般步驟
結(jié)構(gòu)及電學(xué)特性編碼
HDL中的RTL編碼
為包含存儲單元的設(shè)計插入DFT memory BIST
為了驗證設(shè)計功能,進行詳盡的動態(tài)仿真
實際環(huán)境設(shè)置,包括將使用的工藝庫及其他環(huán)境屬性
使用Design Compiler工具對具有掃描插入的設(shè)計進行
約束和綜合設(shè)計
使用Design Compiler的內(nèi)建靜態(tài)時序分析機進行模塊級靜態(tài)時序分析
設(shè)計的形式驗證,使用Formality將TRL和綜合后的網(wǎng)表進行對比
使用PrimeTime進行整個設(shè)計布圖前的靜態(tài)時序分析
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