基于CPLD的PSK系統(tǒng)設(shè)計(jì)

本論文主要討論和仿真了基于CPLD的PSK系統(tǒng)單元設(shè)計(jì)，在闡述調(diào)制解調(diào)系統(tǒng)的基本原理與設(shè)計(jì)方法的同時(shí)，又詳細(xì)地介紹了系統(tǒng)的總體電路框圖及各個(gè)模塊的具體軟硬件實(shí)現(xiàn)。作者以VHDL作為設(shè)計(jì)的硬件描述語言，在Altera公司的Maxplus2開發(fā)平臺(tái)上進(jìn)行了程序設(shè)計(jì)及波形仿真?！白皂斚蛳隆笔潜驹O(shè)計(jì)的主要特色，所有程序都通過了以EPM7128SLC84-7作為主芯片的CPLD實(shí)驗(yàn)開發(fā)板的硬件調(diào)試。
現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制
解調(diào)技術(shù)一直是人們研究的一個(gè)重要方向[5]。從模擬調(diào)制到數(shù)字調(diào)制，從二進(jìn)制發(fā)展到多進(jìn)制調(diào)制，雖然調(diào)制方式多種多樣，但都是朝著使通信系統(tǒng)更高速、更可靠的方向發(fā)展。一個(gè)系統(tǒng)的通信質(zhì)量，很大程度上依賴于所采用的調(diào)制方式。因此，對(duì)調(diào)制方式的研究，將直接決定著通信系統(tǒng)質(zhì)量的好壞[1]。
復(fù)雜可編程邏輯器件（CPLD）結(jié)合了專用集成電路和DSP 的優(yōu)勢，既具有很高的處理
速度，又具有一定的靈活性。因此，基于CPLD 的數(shù)字調(diào)制系統(tǒng)的研究具有重要的實(shí)際意義。本文論述了如何用CPLD 實(shí)現(xiàn)PSK 數(shù)字調(diào)制系統(tǒng)的方法，其實(shí)現(xiàn)步驟包括：1.研究PSK調(diào)制系統(tǒng)的原理及設(shè)計(jì)方法；2.根據(jù)各個(gè)系統(tǒng)的總體功能與硬件特點(diǎn)，設(shè)計(jì)總體框圖；3.根據(jù)VHDL 語言特點(diǎn)，對(duì)系統(tǒng)進(jìn)行VHDL 建模；4.根據(jù)VHDL 模型，進(jìn)行具體VHDL 語言程序設(shè)計(jì)；5.對(duì)設(shè)計(jì)的程序進(jìn)行波形仿真與硬件調(diào)試。