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      電子發(fā)燒友網(wǎng)>電子資料下載>C語言|源代碼>VHDL編碼中面積優(yōu)化探討

      VHDL編碼中面積優(yōu)化探討

      2009-08-19 | rar | 108 | 次下載 | 5積分

      資料介紹

      VHDL 包含的語句非常豐富,不同的描述可以實現(xiàn)同樣功能的電路，但可能在
      對資源的利用率上存在差異。根據(jù)應用MaxplusⅡ軟件進行VHDL 語言代碼編寫的經(jīng)驗，
      結(jié)合相應實例，闡述有關(guān)VHDL 編碼方面的面積優(yōu)化問題。
      關(guān)鍵詞：VHDL；優(yōu)化；綜合；信號
      VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)是IEEE 工業(yè)
      標準硬件描述語言，是隨著可編程邏輯器件（PLD）的發(fā)展而發(fā)展起來的。這種用語言描述硬件電路的方式，容易修改和保存，且具有很強的行為描述能力，所以在電路設計中得到了廣泛應用。利用VHDL 語言對PLD 開發(fā)，面積（Area）是一個很重要的指標。通過“面積”優(yōu)化可以使用規(guī)模更小的可編程邏輯芯片，從而降低系統(tǒng)成本；改善電路性能，降低器件功耗；為以后的技術(shù)升級留下更多的可編程資源，方便添加產(chǎn)品的功能。
      VHDL 包含的語句非常豐富,不同的描述可以實現(xiàn)同樣的邏輯功能。但應注意，實現(xiàn)同
      樣功能的不同描述，可能在綜合出的電路規(guī)模上存在差異，也就是說，對資源的利用率有所不同。本文就有關(guān)VHDL 編碼方面的面積優(yōu)化問題進行討論。
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