VHDL編程的經(jīng)驗(yàn)總結(jié)

VHDL編程的一些心得體會(huì):VHDL是由美國(guó)國(guó)防部為描述電子電路所開發(fā)的一種語(yǔ)言，其全稱為(Very High Speed Integrated Circuit) Hardware Description Language。與另外一門硬件描述語(yǔ)言Verilog HDL相比，VHDL更善于描述高層的一些設(shè)計(jì)，包括系統(tǒng)級(jí)（算法、數(shù)據(jù)通路、控制）和行為級(jí)（寄存器傳輸級(jí)），而且VHDL具有設(shè)計(jì)重用、大型設(shè)計(jì)能力、可讀性強(qiáng)、易于編譯等優(yōu)點(diǎn)逐漸受到硬件設(shè)計(jì)者的青睞。但是，VHDL是一門語(yǔ)法相當(dāng)嚴(yán)格的語(yǔ)言，易學(xué)性差，特別是對(duì)于剛開始接觸VHDL的設(shè)計(jì)者而言，經(jīng)常會(huì)因某些小細(xì)節(jié)處理不當(dāng)導(dǎo)致綜合無法通過。為此本文就其中一些比較典型的問題展開探討，希望對(duì)初學(xué)者有所幫助，提高學(xué)習(xí)進(jìn)度。
一． 關(guān)于端口
VHDL共定義了5種類型的端口，分別是In, Out,Inout, Buffer及Linkage，實(shí)際設(shè)計(jì)時(shí)只會(huì)用到前四種。In和Out 端口的使用相對(duì)簡(jiǎn)單。這里，我們主要講述關(guān)于buffer和inout使用時(shí)的注意事項(xiàng)。
與Out端口比，Buffer端口具有回讀功能，也即內(nèi)部反饋，但在設(shè)計(jì)時(shí)最好不要使用buffer，因?yàn)閎uffer類型的端口不能連接到其他類型的端口上，無法把包含該類型端口的設(shè)計(jì)作為子模塊元件例化，不利于大型設(shè)計(jì)和程序的可讀性。若設(shè)計(jì)時(shí)需要實(shí)現(xiàn)某個(gè)輸出的回讀功能，可以通過增加中間信號(hào)作為緩沖，由該信號(hào)完成回讀功能。