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在QuartusⅡ軟件平臺下，運用verilog硬件描述語言和DE2來實現(xiàn)數(shù)字時鐘功能。數(shù)字時鐘包括組合邏輯電路和時序電路，能夠正確顯示時、分、秒，并有校時、暫停功能，要求在數(shù)碼管上正確顯示。
在完成基本要求的基礎(chǔ)上，可進(jìn)一步增加功能、提高性能，如增加鬧鈴功能。
數(shù)字時鐘是一個對標(biāo)準(zhǔn)頻率（1Hz）進(jìn)行計數(shù)的計數(shù)電路。數(shù)字時鐘分為分頻器、時計數(shù)器、分計數(shù)器、秒計數(shù)器，當(dāng)秒計數(shù)器計滿60后觸發(fā)分計數(shù)器，分計數(shù)器計滿60后觸發(fā)時計數(shù)器，當(dāng)計滿24小時后又開始下一輪循環(huán)。通過校時電路可對分和時進(jìn)行校正，通過暫停鍵實現(xiàn)暫停功能。數(shù)字時鐘要完成顯示需要6個數(shù)碼管，數(shù)碼管顯示要用到7段數(shù)碼顯示譯碼器程序來正確顯示時間。
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