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極高速ADC(>1 GSPS)需要一種低抖動的采樣時鐘，以保持信噪比(SNR)。這些8比特和10比特轉(zhuǎn)換器具有由量化噪聲設置的最佳情形的噪聲基底。對滿量程正弦波進行采樣的N比特ADC，SNR的著名表達式為：
SNR = 6.02N + 1.76
這就把8比特ADC的最佳噪聲基底設置為-49.9 dBc。
從這一點開始，噪聲基底會退化，因為諸如采樣時鐘上的抖動、ADC的固有孔徑抖動、ADC量化器的非線性產(chǎn)生的雜波頻率成分以及如熱噪聲這樣的其它內(nèi)部噪聲。在本文中，我們將考察利用PLL/VCO的特性最優(yōu)化采樣時鐘性能的策略。這意味著最小化集成相位噪聲，從而最小化時鐘抖動。
采樣時鐘的均方根(RMS)抖動以平方和的根的形式結合了固有的RMS孔徑抖動，以產(chǎn)生總的有效抖動。
SNR = 6.02N + 1.76
這就把8比特ADC的最佳噪聲基底設置為-49.9 dBc。
從這一點開始，噪聲基底會退化，因為諸如采樣時鐘上的抖動、ADC的固有孔徑抖動、ADC量化器的非線性產(chǎn)生的雜波頻率成分以及如熱噪聲這樣的其它內(nèi)部噪聲。在本文中，我們將考察利用PLL/VCO的特性最優(yōu)化采樣時鐘性能的策略。這意味著最小化集成相位噪聲，從而最小化時鐘抖動。
采樣時鐘的均方根(RMS)抖動以平方和的根的形式結合了固有的RMS孔徑抖動，以產(chǎn)生總的有效抖動。
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