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      電子發(fā)燒友網(wǎng)>電子資料下載>模擬數(shù)字>低功耗折疊內(nèi)插模數(shù)轉(zhuǎn)換器研究與設(shè)計

      低功耗折疊內(nèi)插模數(shù)轉(zhuǎn)換器研究與設(shè)計

      2011-10-28 | pdf | 1.86 MB | 次下載 | 免費

      資料介紹

      ?

      本論文對600MHz采樣頻率，8位ADC進行了研究與設(shè)計，采用了折疊內(nèi)插結(jié)構(gòu)來降低并行結(jié)構(gòu)ADC的復(fù)雜度和功耗。在前置放大電路輸出端應(yīng)用電阻失調(diào)平均技術(shù)來改善1NL／DNL。在前置放大器陣列的頂端和底端加入冗余單元以使失調(diào)平均網(wǎng)絡(luò)在整個輸入范圍內(nèi)能很好的工作。電路的最前端加入了采樣保持單元來提高電路的帶寬。為了獲得高速采樣頻率，采樣持單元僅包括～個開關(guān)、一個保持電容和一個用來驅(qū)動預(yù)放大陣列的源跟隨器。其中NMOS開關(guān)的時鐘由自舉電路提供，以此來使電荷注入和導(dǎo)通電阻R。竹獨立于輸入信號。本文還提出并采用了新型層疊折疊器來進一步降低折疊ADC的功耗。采用了數(shù)字同步技術(shù)來消除由粗細量化器不匹配而引起的誤碼。
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