資料介紹
同步復(fù)位:顧名思義,同步復(fù)位就是指復(fù)位信號只有在時鐘上升沿到來時,才能有效。否則,無法完成對系統(tǒng)的復(fù)位工作。用Verilog描述如下:
異步復(fù)位:它是指無論時鐘沿是否到來,只要復(fù)位信號有效,就對系統(tǒng)進行復(fù)位。用Verilog描述如下:
二、各自的優(yōu)缺點:
1、總的來說,同步復(fù)位的優(yōu)點大概有3條:
b、可以使所設(shè)計的系統(tǒng)成為100%的同步時序電路,這便大大有利于時序分析,而且綜合出來的fmax一般較高。
c、因為他只有在時鐘有效電平到來時才有效,所以可以濾除高于時鐘頻率的毛刺。
他的缺點也有不少,主要有以下幾條:
a、復(fù)位信號的有效時長必須大于時鐘周期,才能真正被系統(tǒng)識別并完成復(fù)位任務(wù)。同時還要考慮,諸如:clk skew,組合邏輯路徑延時,復(fù)位延時等因素。
b、由于大多數(shù)的邏輯器件的目標庫內(nèi)的DFF都只有異步復(fù)位端口,所以,倘若采用同步復(fù)位的話,綜合器就會在寄存器的數(shù)據(jù)輸入端口插入組合邏輯,這樣就會耗費較多的邏輯資源。
2、對于異步復(fù)位來說,他的優(yōu)點也有三條,都是相對應(yīng)的:
a、大多數(shù)目標器件庫的dff都有異步復(fù)位端口,因此采用異步復(fù)位可以節(jié)省資源。
b、設(shè)計相對簡單。
c、異步復(fù)位信號識別方便,而且可以很方便的使用FPGA的全局復(fù)位端口GSR。
缺點:
a、在復(fù)位信號釋放(release)的時候容易出現(xiàn)問題。具體就是說:倘若復(fù)位釋放時恰恰在時鐘有效沿附近,就很容易使寄存器輸出出現(xiàn)亞穩(wěn)態(tài),從而導(dǎo)致亞穩(wěn)態(tài)。
b、復(fù)位信號容易受到毛刺的影響。
三、總結(jié):
所以說,一般都推薦使用異步復(fù)位,同步釋放的方式,而且復(fù)位信號低電平有效。這樣就可以兩全其美了。
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