Final-DFT App 支持硬件加速仿真

DFT 是一種在設(shè)計(jì)階段將可測(cè)試性置入集成電路 （IC） 的方法，可以降低測(cè)試成本并提高制造良率，多年來(lái)以不同方式得到廣泛應(yīng)用。Ad-hoc 和結(jié)構(gòu)化這兩種方法能夠有效地檢測(cè)出電路中所有的故障，減少測(cè)試開(kāi)發(fā)相關(guān)的成本和時(shí)間，以及減少測(cè)試制造芯片所需的實(shí)際時(shí)間。
　　Scan 和 MBIST 是兩種最常用的 DFT 工具，在功能驗(yàn)證后可插入到設(shè)計(jì)中。這些工具絕對(duì)物有所值，因?yàn)樵谥圃焱瓿珊?，通過(guò)測(cè)試大量芯片是否存在制造缺陷的成本可能高達(dá)制造成本的 40%。此外，它們可以規(guī)避將失效器件推廣到市場(chǎng)的風(fēng)險(xiǎn)，因?yàn)檎倩卦撆问骷某杀具h(yuǎn)遠(yuǎn)大于在測(cè)試工廠發(fā)現(xiàn)該問(wèn)題的成本，而且容易對(duì)商譽(yù)產(chǎn)生不可估量的負(fù)面影響。
　　但是，片上測(cè)試架構(gòu)（例如掃描鏈、MBIST 結(jié)構(gòu)和壓縮/解壓邏輯）的插入可能影響到其自身的功能正確性。因而必須在植入 DFT 之后執(zhí)行門(mén)級(jí)設(shè)計(jì)驗(yàn)證。然而，如今的設(shè)計(jì)規(guī)模已涉及數(shù)億個(gè)邏輯門(mén)，完全超過(guò)了硬件描述語(yǔ)言 （HDL） 所能達(dá)到的性能，使其在應(yīng)對(duì)當(dāng)前任務(wù)時(shí)幾乎毫無(wú)用處。
　　只有硬件加速仿真能夠驗(yàn)證各種規(guī)模和復(fù)雜芯片的功能。硬件加速仿真的執(zhí)行速度要比軟件仿真高出幾個(gè)數(shù)量級(jí)，例如，硬件加速仿真在數(shù)小時(shí)內(nèi)就能完成需要花費(fèi)約 3 個(gè)月時(shí)間的設(shè)計(jì)仿真。
　　新的 DFT“App”可用于硬件加速仿真*，以執(zhí)行一項(xiàng)艱巨的任務(wù)——根據(jù)既定排程測(cè)試植入 DFT 的被測(cè)設(shè)計(jì) （DUT），這一任務(wù)有嚴(yán)格的時(shí)間規(guī)定，可能沒(méi)有多余的浮動(dòng)時(shí)間。它給硬件加速器開(kāi)發(fā)流程帶來(lái)了兩大改變，第一個(gè)是編譯流程的改變，第二個(gè)是運(yùn)行時(shí)間的變化。
　　首先，包含 Scan 和 MBIST 測(cè)試結(jié)構(gòu)的網(wǎng)表與工業(yè)標(biāo)準(zhǔn) STIL 格式文件一起傳入硬件加速仿真編譯器，包括設(shè)計(jì) I/O 配置、時(shí)鐘信息和測(cè)試向量。
　　編譯器可創(chuàng)建必要的架構(gòu)，即流量生成器和檢查器，以便從 STIL 文件讀取測(cè)試向量，然后將包含 DFT 邏輯的 DUT 門(mén)級(jí)網(wǎng)表綜合成一個(gè)能夠兼容硬件加速仿真的結(jié)構(gòu)化說(shuō)明中，最后生成 DFT 驗(yàn)證平臺(tái)。測(cè)試邏輯還包含了 DUT 輸出的對(duì)比機(jī)制（圖 1）。
　　
　　圖 1.經(jīng) DFT App 修改后的編譯流程。
　　在調(diào)取時(shí)，設(shè)計(jì)和驗(yàn)證平臺(tái)映射到硬件加速器中。在運(yùn)行期間，硬件加速器通過(guò)由編譯器創(chuàng)建并在主機(jī) PC 上運(yùn)行的流量生成器從 STIL 文件讀取測(cè)試向量，然后通過(guò)驗(yàn)證平臺(tái)應(yīng)用到合成 DUT 中。檢查器以硬件加速仿真速度比較 DUT 的輸出（圖 2）。