FPGA工程師應(yīng)如何挑選ADC和DAC

　　將具有信號(hào)處理功能的FPGA與現(xiàn)實(shí)世界相連接，需要使用模數(shù)轉(zhuǎn)換器（ADC）或數(shù)模轉(zhuǎn)換器（DAC）
　　一旦執(zhí)行特定任務(wù)，F(xiàn)PGA系統(tǒng)必須與現(xiàn)實(shí)世界相連接，而所有工程師都知道現(xiàn)實(shí)世界是以模擬信號(hào)而非數(shù)字信號(hào)運(yùn)轉(zhuǎn)的。這意味著需要在模擬信號(hào)域與數(shù)字信號(hào)域之間進(jìn)行轉(zhuǎn)換。針對(duì)手頭工作選擇恰當(dāng)?shù)腇PGA時(shí)，用戶面臨著林林總總的選擇，在為系統(tǒng)選擇正確的ADC或DAC時(shí)也是如此，玲瑯滿目。
　　選擇時(shí)首先要確定轉(zhuǎn)換信號(hào)所需的采樣頻率。這個(gè)參數(shù)不僅將影響轉(zhuǎn)換器的選擇，同時(shí)也會(huì)影響對(duì)FPGA的選擇，這樣才能確保器件能夠滿足所需的處理速度及邏輯封裝要求。轉(zhuǎn)換器的采樣頻率至少為信號(hào)采樣頻率的2倍。因此，如果信號(hào)的采樣頻率為50MHz，則轉(zhuǎn)換器采樣頻率至少應(yīng)為100MHz。否則，已轉(zhuǎn)換的信號(hào)將引起自身混疊，導(dǎo)致信號(hào)無法正確表示。但混疊并不總是一件壞事情；事實(shí)上，如果轉(zhuǎn)換器的帶寬足夠高，那么用戶可以利用混疊將信號(hào)混疊至可用的帶寬。
　　ADC與DAC的關(guān)鍵參數(shù)
　　我們可采用多種不同方法來構(gòu)建模數(shù)轉(zhuǎn)換器（ADC）。最常見的方法包括閃存、斜坡（Ramp）以及逐次逼近等。
　　1，閃存轉(zhuǎn)換器以速度快著稱，其使用一系列可擴(kuò)展的模擬比較器對(duì)輸入電壓和參考電壓進(jìn)行比較；ADC利用這些比較器的輸出來確定數(shù)字代碼。
　　2，斜坡轉(zhuǎn)換器可利用連接至DAC且可自由運(yùn)行的計(jì)數(shù)器，對(duì)DAC輸出/輸入電壓進(jìn)行比較。當(dāng)二者相等時(shí)，保持計(jì)數(shù)不變。
　　3，逐次逼近轉(zhuǎn)換器（SAR）是斜坡轉(zhuǎn)換器的另一種形式，其可利用DAC和比較器來處理模擬輸入信號(hào)。但SAR轉(zhuǎn)換器并非執(zhí)行累計(jì)計(jì)數(shù)，而是通過判斷計(jì)數(shù)的模擬表示是否高于或低于輸入信號(hào)，并采用試錯(cuò)法（trial-and-error）來確定數(shù)字代碼。
　　此外，數(shù)模轉(zhuǎn)換器（DAC）也可以采用若干種方法來實(shí)現(xiàn)，最常見的方法包括二進(jìn)制加權(quán)、R-2R梯形網(wǎng)絡(luò)、脈寬調(diào)制。
　　4，二進(jìn)制加權(quán)是速度最快的DAC架構(gòu)之一。這些器件可將各邏輯比特的不同轉(zhuǎn)換結(jié)果進(jìn)行匯總。例如，電阻DAC將根據(jù)電流代碼來導(dǎo)通或切斷這些電阻。
　　5，R-2R梯形轉(zhuǎn)換器采用阻值為R-2R的級(jí)聯(lián)電阻結(jié)構(gòu)。由于可以輕松生成并匹配高精度電阻，因而這類DAC的精度比二進(jìn)制加權(quán)轉(zhuǎn)換器更高。
　　6，脈寬調(diào)制（PWM）是最簡(jiǎn)單的DAC結(jié)構(gòu)類型，可通過簡(jiǎn)單的低通模擬濾波器傳遞脈寬調(diào)制波形。這些器件通常應(yīng)用于電機(jī)控制領(lǐng)域，但它們也可作為Σ-Δ轉(zhuǎn)換器的基礎(chǔ)。
　　眾多專家級(jí)器件（specialist device）的制造商已成功開發(fā)其自有的內(nèi)部轉(zhuǎn)換架構(gòu)，可根據(jù)用途盡可能提供適用于特定領(lǐng)域的最佳性能。每種器件在轉(zhuǎn)換速度、精度以及分辨率方面都各具優(yōu)劣勢(shì)。在選擇FPGA時(shí)，您需要考慮I/O數(shù)量、所支持的I/O標(biāo)準(zhǔn)、時(shí)鐘管理、邏輯資源和存儲(chǔ)器，以及其它與器件類型相關(guān)的具體參數(shù)：最高采樣頻率、信噪比（SNR）、無雜散動(dòng)態(tài)范圍（SFDR）以及有效位數(shù)（ENOB）等。