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      電子發(fā)燒友網(wǎng)>電子資料下載>嵌入式開發(fā)>容錯處理器設(shè)計概述

      容錯處理器設(shè)計概述

      2011-05-30 | pdf | 138 KB | 次下載 | 免費

      資料介紹

      隨著納米級制造工藝在處理器制造中逐步采用，由于集成電路特征尺寸的減少、電源電壓的降低和頻率的升高，使得處理器對于各種噪聲干擾變得更加敏感，提高處理器的可靠性正成為日益嚴峻的挑戰(zhàn)。另一方面，對于航天等特殊應用場合，由宇宙射線和高能粒子的輻照作用產(chǎn)生的各種單粒子效應可能引起嚴重的事故，因此更需要具有高可靠性的處理器。本文系統(tǒng)介紹了當前國內(nèi)外關(guān)于容錯處理器與可靠性設(shè)計的研究現(xiàn)狀與主要技術(shù)，并簡略闡述了基于龍芯一號的容錯處理器研究與設(shè)計思路。

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