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基于動態(tài)的RTL仿真依然是驗證超大規(guī)模集成電路的主要方法" 在使用動態(tài)仿真方法對通用微處理器這樣大規(guī)模的設(shè)計進(jìn)行功能驗證時仿真速度成為了瓶頸#通常的解決方案是使用:.>? 進(jìn)行硬件的物理原型仿真$使用FPGA 可以在較短的時間內(nèi)測試大量的測試向量$但是使用FPGA物理原型驗證的可調(diào)試很差% 針對這一主要問題$提出了三級的層次化仿真驗證環(huán)境$使用硬件仿真器的仿真加速作為中間層的解決方案$即可以提高仿真速度$也提供了良好的調(diào)試環(huán)境" 同時針對大規(guī)模設(shè)計多片F(xiàn)PGA邏輯劃分提出了改進(jìn)的K-L算法$優(yōu)化了FPGA的利用率和片間互連"
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