Cortex-M0處理器及其特性資料下載

本文將簡要地介紹Cortex-M0處理器及其特性： Cortex-M0處理器及其核外設(shè) Cortex?-M0處理器是用于嵌入式應(yīng)用設(shè)計的入門級ARM Cortex 32位的處理器。它為開發(fā)者提供以下好處： ? 簡單易用的編程模型； ? 高效的低功耗操作模式； ? 高代碼密度； ? 可確定的、高效的中斷處理； ? 向上兼容Cortex-M 處理器系列其他處理器。 圖1-1 Cortex-M0 處理器的實現(xiàn) Cortex-M0處理器內(nèi)置的高效處理器核，為3段流水線的馮諾依曼結(jié)構(gòu)，適用于高要求的嵌入式應(yīng)用。該處理器在低功耗和面積方面進行了高度優(yōu)化，通過高效的指令集來實現(xiàn)超低功耗，該處理器還提供以下高端處理硬件： ? 單周期乘法器，以實現(xiàn)高性能的優(yōu)化； ? 32周期乘法器，以實現(xiàn)面積的優(yōu)化。 Cortex-M0處理器基于ARMv6-M架構(gòu)，使用ARMv6-M Thumb? 指令集，包含Thumb-2技術(shù)。該處理器擁有32位處理器的高性能，又比8位、16位處理器有著更好的代碼密度。 Cortex-M0內(nèi)置一個緊密連接的可配置的內(nèi)嵌向量中斷控制器(Nested Vectored InterruptController，NVIC)，提供工業(yè)領(lǐng)先的中斷性能。該NVIC: ? 包含一個不可屏蔽中斷(NMI) ? 提供： — 零偏差的中斷選項； — 四個中斷優(yōu)先級。 NVIC與處理器核緊密連接，可實現(xiàn)中斷服務(wù)程序(ISR)的高速執(zhí)行，可大大降低中斷延遲。其超低的中斷延遲是通過硬件實現(xiàn)寄存器堆棧、寄存器批量存取操作的復(fù)位和放棄來實現(xiàn)的。中斷處理程序不需要任何匯編封裝代碼，去掉了ISR的所有多余的代碼開銷。當(dāng)從一個ISR切換到另外一個ISR時，尾鏈（Tailchaining）優(yōu)化也大大減少了時間開銷。 為了實現(xiàn)低功耗設(shè)計，NVIC還帶有隨眠模式。還可以選擇隨眠模式支持深度隨眠模式，可讓整個處理器快速掉電。 1、 系統(tǒng)級接口 Cortex-M0處理器采用單一的AMBA?技術(shù)系統(tǒng)級接口，實現(xiàn)高速低延遲的內(nèi)存訪問。 2、 可選的集成可配置調(diào)試方案 Cortex-M0可實現(xiàn)完整的硬件調(diào)試解決方案，可選擇多個硬件斷點和觀測點。 JTAG或SWD接口是適用于微控制器和小封裝處理器的理想調(diào)試端口，通過這兩種接口可以為Cortex-M0處理器提供高的系統(tǒng)可視性。MCU提供商可以決定其處理器調(diào)試方案的具體實現(xiàn)。 3、 Cortex-M0處理器特性 ? 32位性能、高代碼密度； ? 工具及二進制代碼向上兼容其他Cortex-M系列處理器； ? 集成了低功耗隨眠模式； ? 快速代碼執(zhí)行允許慢的處理器時鐘或增加隨眠模式時間； ? 硬件乘法器； ? 零偏差中斷處理； ? 強大的調(diào)試能力。 4、 Cortex-M0核外設(shè) Cortex-M0 核外設(shè)有： NVIC 內(nèi)嵌中斷控制器，支持低延遲中斷處理。 SystemControl Block 系統(tǒng)控制塊(SCB)是處理器的編程模型接口。它提供系統(tǒng)實現(xiàn)信息和系統(tǒng)控制，包括配置、控制和系統(tǒng)異常報告。 Optional systemtimer 可選的系統(tǒng)計時器SysTick, 是一個24位的向下計時器。若選用它，則可以作為實時操作系統(tǒng)(RTOS)的滴答計時器或一個簡易計數(shù)器。(mbbeetchina)