用全掃描結(jié)構(gòu)(FULL SCAN METHOD)來實現(xiàn)數(shù)字電路
資料介紹
文主要探討了用全掃描結(jié)構(gòu)(FULL SCAN METHOD)來實現(xiàn)數(shù)字電路可測性設(shè)計(DESIGN FOR TEST)的原理與方法。其中涉及到掃描結(jié)構(gòu)(SCAN)的算法依據(jù)、電路的基本結(jié)構(gòu)、測試矢量的生成(ATPG)以及測試的時序等諸多問題。并結(jié)合最常用的綜合工具 SYNOPSYS 中的 DFT COMPILER 部分,深入描述了為一數(shù)字電路芯片加入掃描部分和產(chǎn)生測試矢量集的具體流程。掃描結(jié)構(gòu)對數(shù)字電路的結(jié)構(gòu)有一些限制,為了避免違反這些限制,文中羅列了所謂的設(shè)計規(guī)范,并詳細(xì)介紹了如何對違反這些設(shè)計規(guī)范的電路進(jìn)行修改和處理的方法。
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