數(shù)電中邏輯電路，復位，處理信號的一些疑問資料下載

1、什么是同步邏輯和異步邏輯,同步電路和異步電路的區(qū)別是什么？? 同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。? 電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運作，而異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開始”和 “完成”信號使之同步。由于異步電路具有下列優(yōu)點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性--因此近年來對異步 電路研究增加快速，論文發(fā)表數(shù)以倍增，而Intel Pentium 4處理器設計，也開始采用異步電路設計。 異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、FIFO或RAM的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，譯碼輸出產(chǎn)生的毛刺通常是 可以監(jiān)控的。同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時 鐘CLK，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。 2、什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？ 線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)（漏極或者集電極開路），由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應加一個上拉電阻。（線或則是下拉電阻） 3、什么是Setup 和Holdup時間,setup和holdup時間區(qū)別。 Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿 有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定 不變的時間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間 的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)stability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量 就分別被稱為建立時間裕量和保持時間裕量。 4、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？? 在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。 5、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？? 常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。cmos的高低電平分別 為:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD. TTL的為:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v. 用cmos可直接驅(qū)動ttl;加上拉后,ttl可驅(qū)動cmos. 6、如何解決亞穩(wěn)態(tài)。 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何 時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸 發(fā)器級聯(lián)式傳播下去。 解決方法： 1 降低系統(tǒng)時鐘 2 用反應更快的FF 3 引入同步機制，防止亞穩(wěn)態(tài)傳播 4 改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號 關鍵是器件使用比較好的工藝和時鐘周期的裕量要大。 7、IC設計中同步復位與異步復位的區(qū)別。? 同步復位在時鐘沿采復位信號，完成復位動作。異步復位不管時鐘，只要復位信號滿足條件，就完成復位動作。異步復位對復位信號要求比較高，不能有毛刺，如果其與時鐘關系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。 8、MOORE 與 MEELEY狀態(tài)機的特征。? Moore 狀態(tài)機的輸出僅與當前狀態(tài)值有關, 且只在時鐘邊沿到來時才會有狀態(tài)變化. Mealy 狀態(tài)機的輸出不僅與當前狀態(tài)值有關, 而且與當前輸入值有關. 9、多時域設計中，如何處理信號跨時域。? 不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM，握手信號等。 跨時域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經(jīng)過時鐘域2的同步 器同步后，才能進入時鐘域2。這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)器的建立 保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因為它們之間沒有必然關系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信 號。比如控制信號，或地址。當同步的是地址時，一般該地址應采用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個同步器在起作用，這樣可以降低出錯概 率，象異步FIFO的設計中，比較讀寫地址的大小時，就是用這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。 10、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。? Delay < period - setup – hold