常用的一些阻抗匹配方式及其特點資料下載

本篇接上一篇，主要介紹硬件設計過程中常用的一些阻抗匹配方式及其特點，實際應用中根據(jù)廠家TRM及實際情況合理選擇即可。最后介紹一下在PCB設計中常見的一些阻抗不連續(xù)的地方。 為了提高PCB中互連信號線傳輸速率就必須提高其頻率，線路本身若因蝕刻，疊層厚度，導線寬度等不同因素，將會造成阻抗值的變化，使其信號失真。故在高速線路板上的互連信號線，其阻抗值應控制在某一范圍之內，稱為“阻抗控制”（Impedance Controlling）。 影響PCB互聯(lián)信號線阻抗的因素主要有：銅線的寬度、銅線的厚度、介質的介電常數(shù)、介質的厚度、焊盤的厚度、地線的路徑、走線周圍的走線等。所以在設計PCB時一定要對板上走線的阻抗進行控制，才能盡可能避免信號的反射，以及其他電磁干擾和信號完整性問題，保證PCB板實際使用的穩(wěn)定性。 電路板層數(shù)越多，走線離參考平面就越近，阻抗就會越小。線寬越小阻抗就會越大，傳輸損耗就會增加。 阻抗匹配的條件： ● 負載阻抗等于信源內阻抗，即它們的模與輻角分別相等，這時在負載阻抗上可以得到無失真的電壓傳輸。 ● 負載阻抗等于信源內阻抗的共軛值，即它們的模相等而輻角之和為零。這時在負載阻抗上可以得到最大功率。這種匹配條件稱為共軛匹配。如果信源內阻抗和負載阻抗均為純阻性，則兩種匹配條件是等同的。 阻抗匹配是指負載阻抗與激勵源內部阻抗互相適配，得到最大功率輸出的一種工作狀態(tài)。對于不同特性的電路，匹配條件是不一樣的。在純電阻電路中，當負載電阻等于激勵源內阻時，則輸出功率為最大，這種工作狀態(tài)稱為匹配，否則稱為失配。 當激勵源內阻抗和負載阻抗含有電抗成份時，為使負載得到最大功率，負載阻抗與內阻必須滿足共軛關系，即電阻成份相等，電抗成份絕對值相等而符號相反。這種匹配條件稱為共軛匹配。 在低頻電路中，一般不考慮傳輸線的匹配問題，只考慮信號源跟負載之間的情況，因為低頻信號的波長相對于傳輸線來說很長，傳輸線可以看成是“短線”，反射可以不考慮（可以這么理解：因為線短，即使反射回來，跟原信號還是一樣的）。如果我們需要輸出電流大，則選擇小的負載R；如果我們需要輸出電壓大，則選擇大的負載R；如果我們需要輸出功率最大，則選擇跟信號源內阻匹配的電阻R。 在高頻電路中，必須考慮反射的問題。當信號的頻率很高時，則信號的波長就很短，當波長短得跟傳輸線長度可以比擬時，反射信號疊加在原信號上將會改變原信號的形狀。如果傳輸線的特征阻抗跟負載阻抗不相等（即不匹配）時，在負載端就會產生反射。傳輸線的特征阻抗（也叫做特性阻抗）是由傳輸線的結構以及材料決定的，而與傳輸線的長度，以及信號的幅度、頻率等均無關。 阻抗匹配就是為了吸收信號在傳輸線傳輸過程中多余的能量，如果阻抗不匹配，則這些多余的能量會在源端和終端之間來回反射，會影響系統(tǒng)正常工作。 電路設計中，一般驅動端的輸出阻抗都很低，而接收端的輸入阻抗都很高，為了實現(xiàn)阻抗匹配，一般會采用源端串聯(lián)匹配增大輸出阻抗至Z0，末端并聯(lián)匹配減小輸入阻抗至Z0。 1、串聯(lián)源端匹配 采用源端匹配的原因是一般的驅動器輸出阻抗低于傳輸線特征阻抗，例如DDR2 Controller一般為18Ω或36Ω，可能需要采取加個串聯(lián)電阻使得內阻和傳輸線特性阻抗匹配，那樣，即使終端不匹配，反射回來的波形也會被吸收掉。 在信號源端阻抗低于傳輸線特征阻抗的條件下，在信號的源端和傳輸線之間串接一個電阻RT。驅動器輸出阻抗ZS與電阻RT的串聯(lián)必須同信號線的特征阻抗Z0匹配，才能抑制從負載端反射回來的信號發(fā)生再次反射，增大驅動器的輸出阻抗以消除源端的二次反射。 一般的CMOS、TTL電路、USB信號（全速和低速模式可以匹配，高速不能匹配）都采樣這種方法做阻抗匹配。 理想的信號驅動器的輸出阻抗為零，實際的驅動器總是有比較小的輸出阻抗，而且在信號的電平發(fā)生變化時，輸出阻抗可能不同。比如電源電壓為4.5V的CMOS驅動器，在低電平時典型的輸出阻抗為37Ω，在高電平時典型的輸出阻抗為45Ω；TTL驅動器和CMOS驅動一樣，其輸出阻抗會隨信號的電平大小變化而變化。因為CMOS電路內部結構的原因，輸出高電平時的輸出阻抗較大，此時的匹配電阻較小，而輸出低電平時的輸出阻抗較小，此時的匹配電阻較大，但是如果按高電平來匹配則低電平時匹配電阻就偏小，信號傳輸?shù)絺鬏斁€端時會出現(xiàn)正反射，過沖較大；如果按低電平來匹配則高電平時匹配電阻就偏大，信號傳輸?shù)絺鬏斁€時出現(xiàn)負反射，上升沿會因為R的增大而變緩（RC時間常數(shù)的影響），甚至可能出現(xiàn)臺階。因此，對于TTL或CMOS電路來說，不可能有十分正確的匹配電阻，只能折中考慮。 以下為幾個注意事項： ● 如果是在高速信號線上串小電阻，其作用是阻抗匹配（一般傳輸線的特征阻抗為50歐姆左右，而TTL電路輸出電阻大概為13歐姆左右，在源端串一個33歐姆的電阻，13 33=46大致和50相當，這樣就可以抑制從終端反射回來的信號再次反射）。 ● 如果是在GPIO口上串小電阻，作用是抗小能量電壓脈沖（比如串口通訊，當接上串口時，因為瞬間的插拔產生了一個很窄的電壓脈沖，如果這個脈沖直接打到GPIO口，很可能打壞芯片，但是串了一個小電阻，很容易把能量給消耗掉）。 ● 源端串聯(lián)匹配電阻的選取需考慮兩個方面：一是阻抗匹配，要求RT Zs=Z0，RT會較大；二是信號延遲、時序等，要求RT越小越好，因為RT越小，信號延遲越小。 ● 如果是雙向信號使用串聯(lián)匹配，則串聯(lián)電阻要統(tǒng)一放到同一端，比如DDR的數(shù)據(jù)線匹配電阻就是放在DDR端。 2、并聯(lián)終端匹配 并聯(lián)終端匹配是在信號源端阻抗很小的情況下（接收端大部分都是CMOS工藝（CMOS電路的驅動能力很?。?，可以用pF電容來等效），通過在負載上并聯(lián)電阻來減小負載端的輸入阻抗ZL至Z0，使之與傳輸線的特征阻抗相匹配以消除信號在負載端的一次反射。 簡單的并聯(lián)終端匹配是通過一個單電阻RT將傳輸線的末端接到地或者接到VCC上（接到VCC有時稱為主動并聯(lián)端接，而簡單的并聯(lián)端接是指下拉到地?。?。電阻RT的值必須同傳輸線的特征阻抗Z0匹配，以消除信號的反射。在數(shù)字電路系統(tǒng)設計中，泄放到返回通路上的電流通常都大于系統(tǒng)中供電電源提供的電流。終端匹配到VCC可以提高驅動器的驅動能力，而終端匹配到地則可以提高電流的吸收能力（地平面吸收了）。所以，對于50%占空比的信號而言，終端匹配到VCC要優(yōu)于終端匹配到地。 對于末端下拉并聯(lián)端接，它的最大缺點就是會拉低信號高電平，這樣會降低芯片的驅動能力。而對于末端上拉并聯(lián)端接，由于驅動器內阻的存在，在一開始就會抬高信號低電平。 在容性負載情況下，相對于沒有實現(xiàn)終端匹配的信號線來說，簡單的并聯(lián)終端匹配同時也會導致更低的信號回轉速率。在電池供電的系統(tǒng)中不建議使用。 DDR的地址線、控制線、命令線，在接收端需通過終端電阻RTT上拉至電源VTT，其位置有兩種擺放方式：一種是RTT放在芯片前端，其上拉路徑對于信號而言相當于stub，對信號完整性有一定的影響；另一種是將RTT放在信號能到達的最遠端，RTT的上拉和信號線屬于同一路徑，不會構成stub，只要RTT滿足傳輸線阻抗匹配條件，就不會發(fā)生反射，也不會影響接收端的信號完整性。 戴維南終端匹配采用一個戴維南分壓器，要求R1和R2的并聯(lián)與傳輸線的特征阻抗Z0匹配。R1的作用是幫助驅動器更加容易到達邏輯高狀態(tài)，這就需通過從VCC向負載注入電流來實現(xiàn)。R2的作用是幫助驅動器更加容易到達邏輯低狀態(tài)，這通過R2向地釋放電流來實現(xiàn)。恰當?shù)剡x取R1和R2的值可以加強驅動器的扇出能力，并且淡化由于信號占空比不一致而導致的功耗的改變。 戴維南終端匹配使信號的擺幅減小了，由于驅動器內阻的存在，低電平也不能等于0V，而且在電路沒有工作的時候，上拉電阻和下拉電阻上依然會有電流，這樣會增加電路的功率消耗。 RC終端匹配由一個電阻RT和一個電容C組成，電阻RT和電容C連接在傳輸線的負載一端，電阻RT的值必須同傳輸線的特征阻抗Z0的值匹配才能消除信號的反射。確保RC時間常數(shù)大于該傳輸線負載延時的兩倍，一般電容值需大于100pF（為了減小過沖）。 RC終端匹配技術的一個缺點是信號線上的數(shù)據(jù)可能出現(xiàn)時間上的抖動。標準的RS-422接口協(xié)議不建議使用RC終端匹配技術。同樣，電流模式的驅動器也不能采用RC終端匹配技術。 在端接電阻阻值一定的情況下（50Ω傳輸線阻抗），過沖的程度和電容的容值相關，電容量越大，過沖的幅度越?。ㄒ驗檫^沖屬于高頻，電容相當于短接到地），但相應的上升時間也越慢。電容是隔直通交的，上升沿到來的時候，電容阻抗很低，相當于短路，于是端接電阻上有電流通過，起到端接的作用；一定時間后電壓達到穩(wěn)定，電容相當于斷路，端接電阻也不再分壓，于是穩(wěn)定電壓和輸出電壓相等。 RC端接最大的優(yōu)點就是直流功耗較小，也不會拉低高電平電壓值，但是由于電容效應，信號中的高頻分量會損失一部分，導致信號上升時間變緩，這會影響到系統(tǒng)的時序。 ● DDR、DDR2等SSTL驅動器。采用單電阻形式，并聯(lián)到VTT（一般為IOVDD的一半）。其中DDR2數(shù)據(jù)信號的并聯(lián)匹配電阻是內置在芯片中的（ODT功能）。DDR3的CLK差分對采用RC終端匹配到VDD。 ● TMDS等高速串行數(shù)據(jù)接口。采用單電阻形式，在接收設備端并聯(lián)到VDDIO，單端阻抗為50歐姆（差分阻抗為100歐姆）。 3、不同并聯(lián)匹配方式的比較 3.1、終端并聯(lián)匹配 由在走線路徑上的某一端連接單個電阻構成，這個電阻的阻值必須等于傳輸線所要求的電阻值，電阻的另一端接電源或地。簡單的用于并聯(lián)匹配很少CMOS與TTL設計中。 并聯(lián)匹配的優(yōu)點：可用于分布負載，并能夠全部吸收傳輸波以消除反射（多余能量到達終端即被吸收了，不會形成反射），不影響信號的邊沿速率； 并聯(lián)匹配的缺點：需額外增加電路的功耗，會降低噪聲容限。