來自Digilent設計大賽的邏輯分析儀項目

描述

目前的項目包括一個邏輯分析儀的設計，它可以幫助學生和工程師驗證數字硬件、數字通信和軟件集成。邏輯分析儀通常有 34 到 136 個通道，每個通道都是一個數字信號，采樣頻率高達 700 MHz，記錄存儲器高達 64 MB。它不測量電壓值等模擬細節(jié)，而是檢測邏輯閾值的電平。

這種設計很簡單，最多可記錄 8 個通道，采樣頻率高達 12 MHz，記錄存儲器高達 128 B。它適合相對較小且便宜的 FPGA，并且可以在內部實現以開發(fā)數字和微控制器應用程序。采集的數據可以通過串行接口傳輸到計算機。

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一般框圖

FIFO 內存塊有一個 128 字節(jié)寬的內存，用于臨時存儲從

輸入。8 個與門讓輸入信號到達 FIFO 存儲器。一個 2:1 多路復用器從 FIFO 存儲器或狀態(tài)寄存器中選擇將哪些數據發(fā)送到傳輸模塊。

數據接收寄存器是一個 11 位移位寄存器，用于逐位存儲來自計算機的輸入字。它被初始化為 0，當由傳輸時鐘提供時鐘時，它會移位數據，直到存儲所有 11 個 RS232 輸入位。

采樣率發(fā)生器允許通過軟件選擇 12 個預定義的采樣率。它們是從 ARTY 板上可用的 12MHz 振蕩器開始，通過不同的可編程因子（1、2、3、4、6、12、24、120、240、1200、2400、12000）分頻獲得的。采樣率通過 LabView 應用程序的 RS232 接口進行編程。在這個模塊中，它還包括用于波特率時鐘的分頻器 (625)。

獲取塊對獲取的字節(jié)數進行計數，并在達到預設數量（16、32、64 或 128）時停止處理。它在啟動條件為真后對采集時鐘脈沖進行計數：觸發(fā)事件或軟啟動。

The transmission blockis used to send data over RS232. It uses the same settings as for reception (11 bits with 8 data bits and 2 stopping bits). The data byte is parallel loaded into the shift register and start bit and stop bits are added. Data is shifted on each baud rate clock pulse. The process stops after 11 clocks.

The register blockincludes 5 registers: The address register (reg_adr), the acquisition register (regrk), the Command register (reg_comanda), the Control register (reg_control) and the Status register (reg_stare). The Address register is loaded with the address of the register being written or read. The Acquistion register starts the acquisition by software or clear the data. The Command register programms the number of samples being acquired and the sampling rate. The Control register

編程觸發(fā)斜率和模式。狀態(tài)寄存器顯示有關分析儀狀態(tài)的信息（采集結束、設備復位和 FIFO 為空）

硬件設計

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在項目下方的部分中找到所有項目詳細信息和源文件。