高速電路電源分配網(wǎng)絡(luò)的時域分析與設(shè)計

隨著數(shù)字集成電路工藝向 10nm 甚至更小尺寸發(fā)展，高速系統(tǒng)的時鐘主頻和瞬態(tài) 電流不斷提升，而工作電壓卻不斷降低，這將進一步拓寬電壓噪聲帶寬并降低電壓噪 聲絕對容限。此外，與工藝技術(shù)的持續(xù)改進相反，印刷電路板和封裝的互連技術(shù)相對 保持不變，由于寄生效應(yīng)，電源分配網(wǎng)絡(luò)在高頻情況下表現(xiàn)出更加突出的感性。因此， 電源分配網(wǎng)絡(luò)的分析與設(shè)計面臨更加嚴峻的考驗。 電源噪聲作為衡量電源分配網(wǎng)絡(luò)性能的重要參數(shù)之一，和芯片的電流激勵形式密 切相關(guān)。對于相同的電源分配網(wǎng)絡(luò)輸入阻抗，不同的電流激勵形式對應(yīng)的電源噪聲解 析表達式不同，電源分配網(wǎng)絡(luò)的時域分析與設(shè)計技術(shù)不同。針對高速數(shù)字系統(tǒng)中常見 的階躍電流和三角電流，該文提出了基于電源分配網(wǎng)絡(luò)等效簡化的電源噪聲計算與分 析技術(shù)和利用有效去耦上升時間選擇去耦電容的電源分配網(wǎng)絡(luò)時域設(shè)計方法，歸納如 下： 1) 在輸入電流激勵形式為階躍電流的條件下，第一，等效簡化電源分配網(wǎng)絡(luò)模 型的同時，理論推導(dǎo)了電源分配網(wǎng)絡(luò)簡化過程中產(chǎn)生的最大誤差；第二，利用簡化的 模型計算電源噪聲，并定量分析了最大電源電源噪聲與電流激勵上升時間和去耦電容 相關(guān)參數(shù)的關(guān)系，確定影響電源噪聲幅度的因素，為電源分配網(wǎng)絡(luò)電源噪聲的抑制奠 定重要的理論基礎(chǔ)。通過與軟件 ADS 的仿真結(jié)果對比，驗證了該方法的正確性。 2) 針對電源分配網(wǎng)絡(luò)中常見的三角電流形式，推導(dǎo)出需要添加去耦網(wǎng)絡(luò)的電流 激勵上升時間的臨界條件以及去耦電容能有效去耦的電流激勵上升時間范圍。通過進 一步研究去耦電容最大電壓噪聲與上升時間和電容參數(shù)的關(guān)系，提出利用有效去耦上 升時間選擇去耦電容的方法。最后利用該方法對四種典型的輸入激勵進行電源分配網(wǎng) 絡(luò)設(shè)計。實驗結(jié)果表明，與傳統(tǒng)的頻域目標阻抗法相比，這種方法至少可減少 31.6% 的電容數(shù)量，簡化去耦網(wǎng)絡(luò)，降低設(shè)計成本。