基于層次法實(shí)現(xiàn)EOS芯片的后端設(shè)計

本文分析了深亞微米后端設(shè)計流程，提出基于層次法實(shí)現(xiàn)芯片后端設(shè)計的方法，并且在0.18um
CMOS 工藝下實(shí)現(xiàn)6 百萬門的EOS 芯片。在超大規(guī)模的芯片后端設(shè)計中，層次法設(shè)計方法優(yōu)于展平法的設(shè)計方法。
集成電路(Integrated Circuit, IC)是指在一半導(dǎo)體基板上，利用氧化、蝕刻、擴(kuò)散等方法，將眾多電子電路組成各式二極管、晶體管等電子組件，做在一個微小面積上，以完成某一特定邏輯功能，達(dá)成預(yù)先設(shè)定好的電路功能要求的電路系統(tǒng)。
IC 設(shè)計是將系統(tǒng)、邏輯與性能的設(shè)計要求轉(zhuǎn)化為具體的物理版圖的過程，也是一個把產(chǎn)品從抽象的過程一步步具體化、直至最終物理實(shí)現(xiàn)的過程。
IC 設(shè)計主要包括兩個方面：(A)前端設(shè)計 (B)后端設(shè)計。前段設(shè)計是指設(shè)計人員根據(jù)系統(tǒng)所要求的功能與時序產(chǎn)生相應(yīng)的邏輯網(wǎng)表，后端設(shè)計是指根據(jù)網(wǎng)表產(chǎn)生相應(yīng)的版圖。
后端設(shè)計是整個集成電路(IC)設(shè)計過程中與產(chǎn)品研制和生產(chǎn)直接相關(guān)的設(shè)計過程，是集成電路設(shè)計的重要組成部分，后端設(shè)計的目的是將與工藝無關(guān)的通過硬件描述語言(HDL)表示的設(shè)計實(shí)現(xiàn)成與特定工藝相關(guān)的版圖。后端設(shè)計直接關(guān)系到芯片的設(shè)計周期、生產(chǎn)成本和產(chǎn)品質(zhì)量。后端設(shè)計以往通常是人工設(shè)計中耗時最多，差錯率最高的設(shè)計過程，也是集成電路設(shè)計發(fā)展較快，自動化水平較高的領(lǐng)域。在超深亞微米工藝條件下，由于設(shè)計復(fù)雜度上升和新工藝帶來的物理特性變化，后端設(shè)計在很多方面需要進(jìn)行改進(jìn)以適應(yīng)新的設(shè)計環(huán)境。