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在集成電路內(nèi)建自測試的過程中，電路的測試功耗通常顯著高于正常模式產(chǎn)生的功耗，因此低功耗內(nèi)建自測試技術(shù)已成為當前的一個研究熱點。為了減少被測電路內(nèi)部節(jié)點的開關(guān)翻轉(zhuǎn)活動率，研究了一種隨機單輸入跳變（Random Single Input Change，RSIC）測試向量生成器的設(shè)計方案，利用VHDL語言描述了內(nèi)建自測試結(jié)構(gòu)中的測試向量生成模塊，進行了計算機模擬仿真并用FPGA（EP1C6Q240C8）加以硬件實現(xiàn)。實驗結(jié)果證實了這種內(nèi)建自測試原理電路的正確性和有效性。
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