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標(biāo)簽 > 寄存器
寄存器是中央處理器內(nèi)的組成部分。寄存器是有限存貯容量的高速存貯部件,它們可用來暫存指令、數(shù)據(jù)和地址。在中央處理器的控制部件中,包含的寄存器有指令寄存器(IR)和程序計(jì)數(shù)器(PC)。在中央處理器的算術(shù)及邏輯部件中,存器有累加器(ACC)。
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一文詳解Xilinx GTX/GTH及2D eye scan的基本原理
本文介紹Xilinx GT的一些概念,對(duì)GT沒有概念但是有時(shí)間的童鞋推薦先看一下此文(Xilinx 7系列FPGA 高速收發(fā)器GTX/GTH的一些基本概...
基于FPGA的實(shí)時(shí)圖像處理仿真實(shí)驗(yàn)方案實(shí)現(xiàn)
對(duì)CMOS圖像傳感器采集圖像過程中的噪聲預(yù)處理問題,提出一種在FPGA中實(shí)現(xiàn)的可配置的自適應(yīng)加權(quán)均值濾波模塊設(shè)計(jì)方案。該模塊通過檢測濾波窗口內(nèi)不同方向的...
STM32系統(tǒng)的應(yīng)用中如何避免數(shù)據(jù)受斷電影響
在嵌入式設(shè)備的開發(fā)中,斷電時(shí)通常需要保存一些非易失性數(shù)據(jù)。如果添加了系統(tǒng)配置,用戶定義的信息等,并且添加了額外的ROM IC(例如基于I2C的24C02...
2020-12-11 標(biāo)簽:寄存器嵌入式設(shè)備可穿戴設(shè)備 2602 0
LED裸機(jī)驅(qū)動(dòng)電路圖設(shè)計(jì)及編寫匯編代碼
1. 確定硬件連接 打開OK6410底板電路圖,找到LED,可以發(fā)現(xiàn)NLEDx為0時(shí)LED點(diǎn)亮。 找到LED的控制引腳,發(fā)現(xiàn)LED控制引腳通過連接器連到...
ZYNQ開發(fā)案例:GPIO的結(jié)構(gòu)體系及使用案例
GPIO的結(jié)構(gòu)體系 zynq的GPIO,分為兩種,MIO(multiuse I/O)和EMIO(extendable multiuse I/O)。 ZY...
同步時(shí)序電路需要考慮的三個(gè)重要的時(shí)序參數(shù)
對(duì)于絕大部分的電路來說輸出不僅取決于當(dāng)前的輸入值,也取決于原先的輸入值,也就是說電路具有記憶功能,這屬于同步時(shí)序電路。
常見ADC架構(gòu)的設(shè)計(jì)應(yīng)用及實(shí)現(xiàn)方案
作者:Art Pini,Digi-Key 北美編輯 我們處在一個(gè)由數(shù)字計(jì)算機(jī)控制的模擬世界里。因此,物聯(lián)網(wǎng) (IoT) 設(shè)備的設(shè)計(jì)人員需要將模擬值高效地...
如何使用VIO去讀取PHY里面對(duì)應(yīng)寄存器測試RGMII接口
實(shí)驗(yàn)室回來一批板子,上面有RGMII接口、SGMII接口等各種接口,怎么測試這些網(wǎng)口是否正常呢?的確需要一些經(jīng)驗(yàn)。比如RGMII接口,最重要的是看在哪里...
淺談FPGA配置狀態(tài)字寄存器Status Register的調(diào)試
第一步要做的,永遠(yuǎn)都是拉出FPGA的狀態(tài)字寄存器Status Register看,它能直接告訴你或者極大地輔助判斷失敗的原因!
應(yīng)用于CNN中卷積運(yùn)算的LUT乘法器設(shè)計(jì)
卷積占據(jù)了CNN網(wǎng)絡(luò)中絕大部分運(yùn)算,進(jìn)行乘法運(yùn)算通常都是使用FPGA中的DSP,這樣算力就受到了器件中DSP資源的限制。比如在zynq7000器件中,D...
數(shù)字設(shè)計(jì)之時(shí)鐘約束和時(shí)鐘類型介紹
1. 時(shí)鐘介紹 在數(shù)字設(shè)計(jì)中,時(shí)鐘代表從寄存器(register)到寄存器可靠傳輸數(shù)據(jù)的時(shí)間基準(zhǔn)。Xilinx Vivado集成設(shè)計(jì)環(huán)境(IDE)時(shí)序引...
2020-11-29 標(biāo)簽:寄存器數(shù)字設(shè)計(jì) 6238 0
Vivado中進(jìn)行ZYNQ硬件部分設(shè)計(jì)方案
ZYNQ概述 ZYNQ內(nèi)部包含PS和PL兩部分,PS中包含以下4個(gè)主要功能模塊: Application processor unit (APU) Me...
【vivado學(xué)習(xí)】典型時(shí)序模型的三條時(shí)鐘路徑分析
發(fā)起沿(LaunchEdge):數(shù)據(jù)被launch的時(shí)鐘邊沿;也就是說,每一個(gè)啟動(dòng)沿,一般都會(huì)產(chǎn)生一個(gè)新的數(shù)據(jù)!
2020-11-26 標(biāo)簽:寄存器數(shù)據(jù)信號(hào)Vivado 4364 0
時(shí)序分析的基本概念及常規(guī)時(shí)序路徑的組成
1、發(fā)起沿和捕獲沿 (Launch edge Capture edge) ① ② Launch edge是發(fā)送數(shù)據(jù)的時(shí)鐘邊沿,通常選擇上升沿。 ③ Ca...
FPGA quartus ii里的靜態(tài)時(shí)序分析
在fpga工程中加入時(shí)序約束的目的: 1、給quartusii 提出時(shí)序要求; 2、quartusii 在布局布線時(shí)會(huì)盡量優(yōu)先去滿足給出的時(shí)序要求; 3...
靜態(tài)時(shí)序分析是檢查IC系統(tǒng)時(shí)序是否滿足要求的主要手段。以往時(shí)序的驗(yàn)證依賴于仿真,采用仿真的方法,覆蓋率跟所施加的激勵(lì)有關(guān),有些時(shí)序違例會(huì)被忽略。此外,仿...
2020-11-25 標(biāo)簽:寄存器晶體管數(shù)據(jù)通路 9690 0
FPGA中時(shí)鐘速率和多時(shí)鐘設(shè)計(jì)案例分析
01、如何決定FPGA中需要什么樣的時(shí)鐘速率 設(shè)計(jì)中最快的時(shí)鐘將確定 FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設(shè)計(jì)中兩個(gè)觸發(fā)器之間一個(gè)信號(hào)的傳輸時(shí)...
FPGA設(shè)計(jì)中解決跨時(shí)鐘域的三大方案
跨時(shí)鐘域處理是FPGA設(shè)計(jì)中經(jīng)常遇到的問題,而如何處理好跨時(shí)鐘域間的數(shù)據(jù),可以說是每個(gè)FPGA初學(xué)者的必修課。如果是還是在校的學(xué)生,跨時(shí)鐘域處理也是面試...
2020-11-21 標(biāo)簽:FPGA設(shè)計(jì)寄存器 3713 0
FPGA中復(fù)位電路的亞穩(wěn)態(tài)技術(shù)詳解
只要系統(tǒng)中有異步元件,亞穩(wěn)態(tài)就是無法避免的,亞穩(wěn)態(tài)主要發(fā)生在異步信號(hào)檢測、跨時(shí)鐘域信號(hào)傳輸以及復(fù)位電路等常用設(shè)計(jì)中。
2020-09-30 標(biāo)簽:fpga寄存器亞穩(wěn)態(tài) 3673 0
進(jìn)行RTL代碼設(shè)計(jì)需要考慮時(shí)序收斂的問題
引言 硬件描述語言(verilog,systemVerilog,VHDL等)不同于軟件語言(C,C++等)的一點(diǎn)就是,代碼對(duì)應(yīng)于硬件實(shí)現(xiàn),不同的代碼風(fēng)格...
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