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時(shí)序邏輯

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時(shí)序邏輯技術(shù)

一文解析FPGA的片上資源使用情況（組合邏輯及時(shí)序邏輯）

本文主要介紹的是FPGA的片上資源使用情況，分別是從組合邏輯及時(shí)序邏輯來(lái)詳細(xì)的分析。

2018-04-18 標(biāo)簽：fpga 組合邏輯時(shí)序邏輯 1.7萬(wàn) 0

RTL級(jí)設(shè)計(jì)的基本要素和步驟是什么

　　綜合(Logic Synthesize)是指將HDL語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門(mén)等基本邏輯單元組成的門(mén)級(jí)連接(網(wǎng)表),并根據(jù)設(shè)計(jì)目標(biāo)與...

2023-01-17 標(biāo)簽：寄存器 HDL RTL 1.0萬(wàn) 0

PCB設(shè)計(jì)做等長(zhǎng)走線(xiàn)的目的是什么

在PCB設(shè)計(jì)中，等長(zhǎng)走線(xiàn)主要是針對(duì)一些高速的并行總線(xiàn)來(lái)講的。由于這類(lèi)并行總線(xiàn)往往有多根數(shù)據(jù)信號(hào)基于同一個(gè)時(shí)鐘采樣，每個(gè)時(shí)鐘周期可能要采樣兩次（DDRS...

2020-10-24 標(biāo)簽：pcb DDR3 寄存器 9274 0

時(shí)序邏輯電路設(shè)計(jì)

數(shù)字電路根據(jù)邏輯功能的不同特點(diǎn)，可以分成兩大類(lèi)，一類(lèi)叫組合邏輯電路（簡(jiǎn)稱(chēng)組合電路），另一類(lèi)叫做時(shí)序邏輯電路（簡(jiǎn)稱(chēng)時(shí)序電路）。組合邏輯電路在邏輯功能上的特...

2019-05-16 標(biāo)簽：時(shí)序邏輯電路時(shí)序邏輯 8211 0

FPGA學(xué)習(xí)系列：6.組合邏輯和時(shí)序邏輯

設(shè)計(jì)背景： Verilog HDL語(yǔ)言分為面向綜合和面向仿真兩大類(lèi)語(yǔ)句，且可綜合語(yǔ)句遠(yuǎn)少于仿真語(yǔ)句，讀者可能會(huì)有可綜合設(shè)計(jì)相對(duì)簡(jiǎn)單的感覺(jué)。然而事實(shí)剛好與...

2018-05-31 標(biāo)簽：fpga 時(shí)序邏輯 7466 0

寄存器的作用以及復(fù)位

寄存器的作用** 1）時(shí)序邏輯存儲(chǔ)數(shù)據(jù)。例如，一個(gè)計(jì)數(shù)器，每個(gè)周期要加1，那它就要使用寄存器實(shí)現(xiàn)。純組合邏輯是實(shí)現(xiàn)不了的。

2023-01-30 標(biāo)簽：寄存器 cpu 時(shí)序邏輯 6403 0

初學(xué)FPGA，怎么從硬件上理解？

先理解組合邏輯和時(shí)序邏輯，后面就好說(shuō)了，這里先講講狹義的組合邏輯和時(shí)序邏輯，時(shí)序邏輯一般指的是D觸發(fā)器，組合邏輯指的是：與門(mén) 或門(mén) 非門(mén)，比較器，選擇器...

2015-08-25 標(biāo)簽：FPGA 組合邏輯時(shí)序邏輯 3851 0

FPGA設(shè)計(jì)要點(diǎn)大匯總，你都注意到了嗎？

FPGA的用處比我們平時(shí)想象的用處更廣泛，原因在于其中集成的模塊種類(lèi)更多，而不僅僅是原來(lái)的簡(jiǎn)單邏輯單元（LE）。

2018-09-15 標(biāo)簽：fpga 集成時(shí)序邏輯 3380 0

時(shí)序邏輯和組合邏輯的區(qū)別和使用

今天讓我跟一起來(lái)學(xué)習(xí)一下兩種邏輯的區(qū)別以及使用環(huán)境。

2023-07-07 標(biāo)簽：電路圖數(shù)字電路觸發(fā)器 3121 0

Verilog設(shè)計(jì)寄存器

現(xiàn)代邏輯設(shè)計(jì)中，時(shí)序邏輯設(shè)計(jì)是核心，而寄存器又是時(shí)序邏輯的基礎(chǔ)，下面將介紹幾種常見(jiàn)的寄存器的Verilog設(shè)計(jì)代碼供初學(xué)者進(jìn)行學(xué)習(xí)理解。

2023-07-27 標(biāo)簽：fpga 寄存器 Verilog 2899 0

時(shí)序邏輯中的阻塞和非阻塞

Verilog HDL的賦值語(yǔ)句分為阻塞賦值和非阻塞賦值兩種。阻塞賦值是指在當(dāng)前賦值完成前阻塞其他類(lèi)型的賦值任務(wù)，阻塞賦值由=來(lái)完成；非阻塞賦值在賦值的...

2022-03-15 標(biāo)簽：觸發(fā)器時(shí)序邏輯非阻塞 2866 0

VHDL語(yǔ)言快速入門(mén)指南

HDL（VHSIC Hardware Description Language）是一種硬件描述語(yǔ)言，主要用于描述數(shù)字電路和系統(tǒng)的結(jié)構(gòu)、行為和功能。它是一...

2024-03-04 標(biāo)簽：FPGA asic vhdl 2201 0

RTL時(shí)序邏輯的綜合要求

數(shù)字門(mén)級(jí)電路可分為兩大類(lèi)：組合邏輯和時(shí)序邏輯。鎖存器是組合邏輯和時(shí)序邏輯的一個(gè)交叉點(diǎn)，在后面會(huì)作為單獨(dú)的主題處理。

2023-01-13 標(biāo)簽：RAM RTL 觸發(fā)器 2091 0

FPGA設(shè)計(jì)之時(shí)序邏輯的模板

模塊的模板包括了輸入輸出信號(hào)列表、信號(hào)定義，組合邏輯和時(shí)序邏輯等，這是一個(gè)模塊常用的組件。學(xué)員只需要理解各個(gè)部分的意義，按要求來(lái)填空就可以，完全沒(méi)有必要...

2018-04-20 標(biāo)簽：fpga 時(shí)序邏輯 1696 0

在SpinalHDL中的對(duì)應(yīng)關(guān)系及聲明形式

針對(duì)SpinalHDL中的兩大類(lèi)型Reg、Wire，來(lái)梳理下在SpinalHDL中的對(duì)應(yīng)關(guān)系及聲明形式。

2022-07-03 標(biāo)簽：寄存器 Reg 代碼 1423 0

FPGA零基礎(chǔ)學(xué)習(xí)：數(shù)字電路中的時(shí)序邏輯

大俠好，歡迎來(lái)到FPGA技術(shù)江湖。本系列將帶來(lái)FPGA的系統(tǒng)性學(xué)習(xí)，從最基本的數(shù)字電路基礎(chǔ)開(kāi)始，最詳細(xì)操作步驟，最直白的言語(yǔ)描述，手把手的“傻瓜式”講解...

2023-05-11 標(biāo)簽：fpga Xilinx 數(shù)字電路 1093 0

Verilog中阻塞和非阻塞賦值金規(guī)

對(duì)于VerilogHDL語(yǔ)言中，經(jīng)常在always模塊中，面臨兩種賦值方式：阻塞賦值和非阻塞賦值。對(duì)于初學(xué)者，往往非常迷惑這兩種賦值方式的用法，本章節(jié)主...

2023-06-01 標(biāo)簽：模塊 Verilog HDL 962 0

FPGA設(shè)計(jì)技巧分享

一般情況下，系統(tǒng)中統(tǒng)一用posedge避免用negedge，降低設(shè)計(jì)的復(fù)雜度，可減少出錯(cuò)。

2022-07-27 標(biāo)簽：fpga 時(shí)序邏輯 Verilog HDL 949 0

FPGA跨時(shí)鐘域處理的注意事項(xiàng)

跨時(shí)鐘域之間不能存在組合邏輯。跨時(shí)鐘域本身就容易產(chǎn)生亞穩(wěn)態(tài)，如果在跨時(shí)鐘域之間存在組合邏輯會(huì)大大增加競(jìng)爭(zhēng)冒險(xiǎn)出現(xiàn)的概率。這一點(diǎn)在實(shí)際設(shè)計(jì)中通常會(huì)因?yàn)?..

2023-05-24 標(biāo)簽：fpga 信號(hào)組合邏輯 891 0

FPGA中何時(shí)用組合邏輯或時(shí)序邏輯

數(shù)字邏輯電路分為組合邏輯電路和時(shí)序邏輯電路。時(shí)序邏輯電路是由組合邏輯電路和時(shí)序邏輯器件構(gòu)成（觸發(fā)器），即數(shù)字邏輯電路是由組合邏輯和時(shí)序邏輯器件構(gòu)成。

2023-03-21 標(biāo)簽：fpga Verilog 組合邏輯 765 0

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Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
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FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線(xiàn)束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿(mǎn)足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專(zhuān)為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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特性阻抗又稱(chēng)特征阻抗，它不是直流電阻，屬于長(zhǎng)線(xiàn)傳輸中的概念。特性阻抗是射頻傳輸線(xiàn)影響無(wú)線(xiàn)電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱(chēng)阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
AXI

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AXI是一種總線(xiàn)協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線(xiàn)。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性?xún)r(jià)比提高了一倍，功耗降低了一半。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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