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EDA是電子設(shè)計(jì)自動(dòng)化(Electronics Design Automation)的縮寫,在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助制造(CAM)、計(jì)算機(jī)輔助測試(CAT)和計(jì)算機(jī)輔助工程(CAE)的概念發(fā)展而來的。
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通向數(shù)字創(chuàng)新之路:25個(gè)組合電路核心主題概念
組合電路是數(shù)字系統(tǒng)的基礎(chǔ)構(gòu)建模塊。深入理解以下25個(gè)主題,將有助于全面掌握組合電路的原理和應(yīng)用:01.布爾代數(shù)布爾代數(shù)是數(shù)字邏輯的理論基礎(chǔ)。它包括AND...
2024-08-15 標(biāo)簽:電子工程師電路PCB設(shè)計(jì) 397 0
Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件。它不僅具有其它EDA工具軟件的仿真功能,還能仿真單片機(jī)及外...
產(chǎn)品可靠性,包括制造和運(yùn)營方面,正在成為芯片-封裝-系統(tǒng)迭代設(shè)計(jì)周期中設(shè)計(jì)的關(guān)鍵方面,尤其是那些有望承受更長使用壽命和可能的惡劣操作環(huán)境的產(chǎn)品,例如汽車...
大規(guī)模 SoC 原型驗(yàn)證面臨哪些技術(shù)挑戰(zhàn)?
引言隨著電子設(shè)計(jì)自動(dòng)化(EDA)驗(yàn)證工具的重要性日益增加,開發(fā)者們開始尋求減少流片成本和縮短開發(fā)周期的方法。其中,使用可編程邏輯芯片(FPGA)來構(gòu)建有...
存內(nèi)生態(tài)構(gòu)建重要一環(huán)- 存內(nèi)計(jì)算工具鏈
本篇文章重點(diǎn)講述存內(nèi)計(jì)算相關(guān)工具鏈,我們將從工具鏈定義出發(fā),依次講述工具鏈研究背景及現(xiàn)有工具鏈、存內(nèi)計(jì)算相關(guān)工具鏈發(fā)展現(xiàn)狀、存內(nèi)計(jì)算工具鏈未來展望等內(nèi)容。
2024-05-16 標(biāo)簽:eda開發(fā)工具鏈IC芯片設(shè)計(jì) 849 0
Verilog到VHDL轉(zhuǎn)換的經(jīng)驗(yàn)與技巧總結(jié)
Verilog與VHDL語法是互通且相互對應(yīng)的,如何查看二者對同一硬件結(jié)構(gòu)的描述,可以借助EDA工具,如Vivado,打開Vivado后它里面的語言模板...
EDA技術(shù)應(yīng)用突破不再局限于芯片設(shè)計(jì)領(lǐng)域
十多年來,EDA高層管理人員一直在尋求擴(kuò)展到相鄰市場的機(jī)會(huì)但無果。實(shí)際上,直到2016年西門子以45億美元收購Mentor Graphics之前,該領(lǐng)域...
2024-04-28 標(biāo)簽:芯片設(shè)計(jì)eda人工智能 295 0
BYO、FPGA開發(fā)板與商用,一文詳解各類原型驗(yàn)證
幾十年來,數(shù)字芯片設(shè)計(jì)復(fù)雜度不斷攀升,使芯片驗(yàn)證面臨資金與時(shí)間的巨大挑戰(zhàn)。在早期,開發(fā)者為了驗(yàn)證芯片設(shè)計(jì)是否符合預(yù)期目標(biāo),不得不依賴于耗時(shí)的仿真結(jié)果或是...
2024-04-02 標(biāo)簽:eda數(shù)字芯片FPGA開發(fā)板 398 0
在技術(shù)支持和維修方面,BYO通常缺乏立即可用的專業(yè)技術(shù)支持。這種情況通常需要依靠內(nèi)部團(tuán)隊(duì)的知識和技能,有時(shí)甚至需要尋求外部的咨詢服務(wù),這可能導(dǎo)致問題解決...
2024-04-05 標(biāo)簽:FPGA芯片設(shè)計(jì)eda 804 0
在國產(chǎn)電路仿真軟件領(lǐng)域,有多款優(yōu)秀的軟件可供選擇,它們各有特色和優(yōu)勢,適合不同用戶的需求。
機(jī)器學(xué)習(xí)如何助力芯片設(shè)計(jì)
1959年,計(jì)算機(jī)游戲和人工智能的先驅(qū)亞瑟·塞繆爾(Arthur Samuel)將ML定義為“使計(jì)算機(jī)能夠在沒有明確編程的情況下學(xué)習(xí)的研究領(lǐng)域”。
2024-03-29 標(biāo)簽:芯片設(shè)計(jì)eda機(jī)器學(xué)習(xí) 431 0
電源問題,尤其是熱量問題,正是制約了當(dāng)今芯片和系統(tǒng)設(shè)計(jì)的關(guān)鍵因素。持續(xù)增加的晶體管密度導(dǎo)致了更高的功率密度,這限制了時(shí)鐘頻率的提升。
Cadence產(chǎn)品管理總監(jiān)Melika Roshandell表示:“盡管基本漏電較之前的技術(shù)有所降低,但總體功耗卻更高。所以,熱量問題將更加嚴(yán)重,因?yàn)槟?..
Vcs/Xrun環(huán)境中VCD/FSDB/SHM/VPD的Dump方法詳解
VCD是一個(gè)通用的格式。VCD文件是1EEE1364標(biāo)準(zhǔn)(Verilog HDL語言標(biāo)準(zhǔn))中定義的一種ASCI文件。
2024-03-21 標(biāo)簽:IC設(shè)計(jì)VCDeda 5286 0
PCB設(shè)計(jì)中走線阻抗的調(diào)控策略
帶狀線就是一條置于兩層導(dǎo)電平面之間的電介質(zhì)中間的銅帶。如果線的厚度和寬度,介質(zhì)的介電常數(shù),以及兩層接地平面的距離都是可控的,則線的特性阻抗也是可控的,且...
半導(dǎo)體IC設(shè)計(jì)是什么 ic設(shè)計(jì)和芯片設(shè)計(jì)區(qū)別
半導(dǎo)體 IC 設(shè)計(jì)的目的是將多個(gè)電子元件、電路和系統(tǒng)平臺(tái)集成在一個(gè)半導(dǎo)體襯底上,從而實(shí)現(xiàn)芯片尺寸小、功耗低、集成度高、性能卓越的優(yōu)勢。
2024-03-11 標(biāo)簽:集成電路IC設(shè)計(jì)電子元件 2127 0
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