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標(biāo)簽 > VHDL語(yǔ)言
VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語(yǔ)言）。VHSIC是Very High Speed Integrated Circuit的縮寫，是20世紀(jì)80年代在美國(guó)國(guó)防部的資助下始創(chuàng)的，并最終導(dǎo)致了VHDL語(yǔ)言的出現(xiàn)。
VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語(yǔ)言）。VHSIC是Very High Speed Integrated Circuit的縮寫，是20世紀(jì)80年代在美國(guó)國(guó)防部的資助下始創(chuàng)的，并最終導(dǎo)致了VHDL語(yǔ)言的出現(xiàn)。1987 年底，VHDL被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。
VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語(yǔ)言）。VHSIC是Very High Speed Integrated Circuit的縮寫，是20世紀(jì)80年代在美國(guó)國(guó)防部的資助下始創(chuàng)的，并最終導(dǎo)致了VHDL語(yǔ)言的出現(xiàn)。1987 年底，VHDL被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。
VHDL 語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。歸納起來(lái)，VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)：
?。?） VHDL 語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣
VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的VHDL語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外，VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語(yǔ)言所不能比擬的。VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法； 既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。
?。?） VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力
VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。
（3） VHDL 語(yǔ)言具有很強(qiáng)的移植能力
VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在： 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。
?。?） VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)
采用 VHDL 語(yǔ)言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。
?。?） VHDL 語(yǔ)言程序易于共享和復(fù)用
VHDL 語(yǔ)言采用基于庫(kù) （ library） 的設(shè)計(jì)方法。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。
由于 VHDL 語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語(yǔ)言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周期。
例說(shuō)Verilog HDL和VHDL區(qū)別
Verilog和VHDL之間的區(qū)別將在本文中通過(guò)示例進(jìn)行詳細(xì)說(shuō)明。對(duì)優(yōu)點(diǎn)和缺點(diǎn)的Verilog和VHDL進(jìn)行了討論。
2023-12-20 標(biāo)簽：NANDasicVHDL語(yǔ)言 2260 0
如何使用SystemC做RTL和C/C++的聯(lián)合仿真呢？
當(dāng)FPGA開發(fā)者需要做RTL和C/C++聯(lián)合仿真的時(shí)候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。
2023-12-13 標(biāo)簽：VHDL語(yǔ)言RTLC++語(yǔ)言 944 0
Saber不僅支持MAST語(yǔ)言和VHDL-AMS語(yǔ)言建立模型，也支持C語(yǔ)言建立器件模型，這對(duì)熟悉C語(yǔ)言編程的用戶帶來(lái)了很大的方便和實(shí)用。采用C語(yǔ)言建立的...
2023-12-06 標(biāo)簽：仿真器VHDL語(yǔ)言C語(yǔ)言 870 0
FMI聯(lián)合仿真為聯(lián)合仿真環(huán)境中仿真工具的耦合提供了接口標(biāo)準(zhǔn)。子系統(tǒng)之間的數(shù)據(jù)交換僅限于離散的通信點(diǎn)。
2023-12-06 標(biāo)簽：連接器仿真器VHDL語(yǔ)言 1065 0
在SaberRD中進(jìn)行FPGA的系統(tǒng)仿真
在自動(dòng)化領(lǐng)域，F(xiàn)PGA（現(xiàn)場(chǎng)可編程門陣列）的作用越來(lái)越重要。這些設(shè)備構(gòu)成控制單元的大腦，控制單元包含控制系統(tǒng)各種功能的邏輯。
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2023-12-05 標(biāo)簽：Linux系統(tǒng)VHDL語(yǔ)言C語(yǔ)言 931 0
請(qǐng)問Saber是如何將MOR電熱模型轉(zhuǎn)換為MAST模型的？
系統(tǒng)級(jí)仿真是產(chǎn)品開發(fā)的重要組成部分，這種仿真包括與設(shè)備模型相結(jié)合的電路組件。
2023-12-05 標(biāo)簽：PCB板晶體管VHDL語(yǔ)言 783 0
SaberRD狀態(tài)機(jī)建模工具介紹（一）什么是狀態(tài)機(jī)建模
狀態(tài)機(jī)建模是使用狀態(tài)圖和方程式的手段，創(chuàng)建基于混合信號(hào)的有限狀態(tài)機(jī)模型的一種建模工具。
2023-12-05 標(biāo)簽：VHDL語(yǔ)言狀態(tài)機(jī)邏輯控制 1293 0
RTL仿真中X態(tài)行為的傳播—從xprop說(shuō)起
在使用VCS進(jìn)行仿真時(shí)，工程師們常常會(huì)面對(duì)一個(gè)極為重要且充滿挑戰(zhàn)的問題——X態(tài)傳播行為。
2023-12-04 標(biāo)簽：仿真器VHDL語(yǔ)言RTL 1673 0
數(shù)據(jù)流式編程在硬件設(shè)計(jì)中的應(yīng)用
數(shù)據(jù)流式編程（Dataflow Programming）是一種存在已久的程序設(shè)計(jì)范式，可以追溯到19世紀(jì)60年代，由MIT的Jack Dennis教授開創(chuàng)。
2023-10-31 標(biāo)簽：DSP技術(shù)labview接收機(jī) 681 0
基于VHDL語(yǔ)言實(shí)現(xiàn)遠(yuǎn)程防盜報(bào)警設(shè)計(jì)立即下載
類別：電子資料 2023-11-08 標(biāo)簽：fpga防盜報(bào)警VHDL語(yǔ)言
基于VHDL語(yǔ)言的循環(huán)碼編譯碼系統(tǒng)的設(shè)計(jì)立即下載
類別：電子資料 2023-10-13 標(biāo)簽：fpgaPLDVHDL語(yǔ)言
IEEE標(biāo)準(zhǔn)vhdl語(yǔ)言參考手冊(cè)-pdf下載立即下載
類別：VHDL/Verilog/EDA源碼 2018-04-08 標(biāo)簽：ieeevhdl語(yǔ)言
EDA技術(shù)及其應(yīng)用之?dāng)?shù)字跑表pdf下載立即下載
類別：EDA軟件 2018-01-22 標(biāo)簽：vhdl語(yǔ)言eda技術(shù)
第3章 MAXPLUS軟件的使用（第4節(jié)2）立即下載
類別：電子教材 2022-07-11 標(biāo)簽：VHDL語(yǔ)言MAXPLUS
第3章 MAXPLUS軟件的使用（第7節(jié)）立即下載
類別：電子教材 2022-07-11 標(biāo)簽：VHDL語(yǔ)言MAXPLUS
第3章 MAXPLUS軟件的使用（第4節(jié)1）立即下載
類別：電子教材 2022-08-01 標(biāo)簽：VHDL語(yǔ)言MAXPLUS
第3章 MAXPLUS軟件的使用（第5節(jié)）立即下載
類別：電子教材 2022-07-13 標(biāo)簽：VHDL語(yǔ)言MAXPLUS
第3章 MAXPLUS軟件的使用（第6節(jié)）立即下載
類別：電子教材 2022-07-13 標(biāo)簽：VHDL語(yǔ)言MAXPLUS
第3章 MAXPLUS軟件的使用（第2節(jié)）立即下載
類別：電子教材 2022-08-01 標(biāo)簽：VHDL語(yǔ)言MAXPLUS
模型機(jī)控制信號(hào)產(chǎn)生邏輯VHDL
模型機(jī)控制信號(hào)產(chǎn)生邏輯VHDL 引言： 隨著科技的發(fā)展，數(shù)字系統(tǒng)的設(shè)計(jì)越來(lái)越重要。在數(shù)字系統(tǒng)設(shè)計(jì)的過(guò)程中，模型機(jī)控制信號(hào)的產(chǎn)生邏輯是一個(gè)非常重要的方面。...
2023-09-19 標(biāo)簽：VHDL語(yǔ)言時(shí)序電路門電路 523 0
Timer測(cè)試方案 Timer測(cè)試平臺(tái)實(shí)現(xiàn) 測(cè)試平臺(tái)debug注意事項(xiàng)
IC驗(yàn)證，一般也稱“功能驗(yàn)證”，我們今天要講的，不是這個(gè)，是它的簡(jiǎn)化版：模塊測(cè)試，是設(shè)計(jì)工程師完成代碼設(shè)計(jì)后，需要自己做的這部分驗(yàn)證工作。IC驗(yàn)證，我們...
2023-07-14 標(biāo)簽：寄存器IC設(shè)計(jì)VHDL語(yǔ)言 695 0
一個(gè)完整的VHDL程序包括實(shí)體(Entity)，結(jié)構(gòu)體(Architecture)，配置(Configuration)，包集合(Package)，庫(kù)(L...
2022-11-09 標(biāo)簽：VHDL語(yǔ)言 4625 0
什么是vhdl語(yǔ)言_簡(jiǎn)述vhdl語(yǔ)言的特點(diǎn)
什么是vhdl語(yǔ)言 VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語(yǔ)言）。VHSIC是...
2020-04-23 標(biāo)簽：VHDL語(yǔ)言 1.1萬(wàn) 0
VHDL是一種用來(lái)描述數(shù)字邏輯系統(tǒng)的“編程語(yǔ)言”。它通過(guò)對(duì)硬件行為的直接描述來(lái)實(shí)現(xiàn)對(duì)硬件的物理實(shí)現(xiàn)，代表了當(dāng)今硬件設(shè)計(jì)的發(fā)展方向。VHDL是為了滿足邏輯...
2020-04-23 標(biāo)簽：VHDL語(yǔ)言 2792 0
vhdl語(yǔ)言怎么仿真_vhdl語(yǔ)言的基本結(jié)構(gòu)
在VHDL程序中，實(shí)體（ENTITY）和結(jié)構(gòu)體（ARCHITECTURE）這兩個(gè)基本結(jié)構(gòu)是必須的，他們可以構(gòu)成最簡(jiǎn)單的VHDL程序。通常，最簡(jiǎn)單的VHD...
2020-04-23 標(biāo)簽：VHDL語(yǔ)言 4567 0
vhdl語(yǔ)言和c語(yǔ)言區(qū)別大嗎?差異性體現(xiàn)在哪兒
相信對(duì)vhdl語(yǔ)言和c語(yǔ)言區(qū)別也有了一定的了解，并且它們兩者之間的區(qū)別還是挺大的，下面我們?cè)敿?xì)細(xì)數(shù)一下它們的區(qū)別。
2017-11-09 標(biāo)簽：vhdl語(yǔ)言c語(yǔ)言 2.0萬(wàn) 0
簡(jiǎn)述BSDL邊界掃描語(yǔ)言，BSDL邊界掃描語(yǔ)言的應(yīng)用
BSDL邊界掃描語(yǔ)言的邊界掃描是一個(gè)完善的測(cè)試技術(shù)。 邊界掃描在自當(dāng)聯(lián)合測(cè)試行動(dòng)組（JTAG）90年代初發(fā)明了一種解決方案來(lái)測(cè)試使用了許多新的印刷電路，...
2017-04-19 標(biāo)簽：vhdl語(yǔ)言vhdlc++ 8489 0
電子發(fā)燒友網(wǎng)： PLD設(shè)計(jì)，相信對(duì)很多人而言都不陌生。當(dāng)然也有對(duì)它不是那么了解的人，那么即使你沒有深入接觸過(guò)PLD，我們也可以讓你可以在短短的幾十分鐘內(nèi)...
2012-06-08 標(biāo)簽：VHDL語(yǔ)言FPGA芯片 2186 0
基于VHDL語(yǔ)言對(duì)高速A/D器件TLC5510控制的實(shí)現(xiàn)
--TLC5510 VHDL 控制程序 --文件名：TLC5510.vhd --功能：基于VHDL語(yǔ)言，實(shí)現(xiàn)對(duì)高速A/D器件TLC5510控制 --最后...
2012-05-22 標(biāo)簽：VHDL語(yǔ)言TLC5510芯片 1398 0
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