發(fā)送模塊 - Modbus通信協(xié)議的FPGA實(shí)現(xiàn)

　　3．3 發(fā)送模塊

　　發(fā)送模塊包括發(fā)送控制模塊，發(fā)送機(jī)模塊，發(fā)送狀態(tài)寄存器模塊等。

　　發(fā)送機(jī)模塊是基于普通UART發(fā)送原理設(shè)計(jì)，其發(fā)送過程如下：

　　(1)等待TDRE=‘1’，即等待發(fā)送數(shù)據(jù)寄存器(TDR)為空，隨后TDR中載入一個(gè)字節(jié)數(shù)據(jù)，并把TDRE清零。

　　(2)根據(jù)波特率設(shè)置Sel_baud[1．．0]對TDR里的數(shù)據(jù)進(jìn)行奇偶校驗(yàn)計(jì)算。

　　(3)把TDR里的數(shù)據(jù)放入發(fā)送移位寄存器TSR的1～8位，TSR第O位放起始位(‘O’)，TSR第9位放入奇偶校驗(yàn)位或者停止位(‘1’)。

　　(4)通過對TSR右移，一位一位地發(fā)送出9位數(shù)據(jù)比特，最后發(fā)送停止位(‘1’)。

　　3．4 CRC模塊

　　CRC模塊包括接收CRC控制模塊，發(fā)送CRC控制模塊，CRC產(chǎn)生模塊三部分。

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　　生成CRC的過程為：

　　(1)將一個(gè)16位寄存器裝入十六進(jìn)制FFFF(全1)，將之稱作CRC寄存器。

　　(2)將報(bào)文的第一個(gè)8位字節(jié)與16位CRC寄存器的低字節(jié)異或，結(jié)果置于CRC寄存器。

　　(3)將CRC寄存器右移1位(向LSB方向)，MSB充零，提取并檢測LSB。

　　(4)如果LSB為0：重復(fù)步驟(3)(另一次移位)；如果LSB為1：對CRC寄存器異或多項(xiàng)式值0xA00l(1010000000000001)。

　　(5)重復(fù)步驟(3)和(4)，直到完成8次移位。當(dāng)做完此操作后，將完成對8位字節(jié)的完整操作。

　　(6)對報(bào)文中的下一個(gè)字節(jié)重復(fù)步驟(2)～(5)，繼續(xù)此操作直至所有報(bào)文被處理完畢。

　　(7)CRC寄存器中的最終內(nèi)容為CRC值。

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　　這種方式計(jì)算CRC值的時(shí)間比其他方式計(jì)算CRC(比如查表法等)的時(shí)間稍微要長，但是它節(jié)省了資源，比如查表法計(jì)算CRC需要一個(gè)數(shù)組來存放所有可能的CRC結(jié)果值。圖5為對數(shù)據(jù)串“010300000001”(十六進(jìn)制)CRC-16運(yùn)算的仿真時(shí)序圖，時(shí)鐘周期為50 MHz，由圖可見，整個(gè)計(jì)算時(shí)間在2．5 μs內(nèi)，估算一個(gè)含有240個(gè)字符的消息，CRC校驗(yàn)總時(shí)間約為2．5μs×(240／6)=100μs，這樣長的校驗(yàn)計(jì)算時(shí)間對于Modbus協(xié)議來說是完全可以接受的。

　　4 基于該接口的MODBUS從站協(xié)處理器實(shí)現(xiàn)

　　協(xié)處理器框圖如圖6所示。

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　　從站協(xié)處理器控制模塊程序控制過程如下：

　　(1)置CE_Modbus為‘1’，把MAX485芯片信號輸出置低，即控制RS 485接口芯片處于接收狀態(tài)。

　　(2)等待一段延遲時(shí)間(RS 485接口芯片穩(wěn)定時(shí)間)，使能Modbus協(xié)議接口模塊即置CE_Modbus為‘1’，并置接收Modbus協(xié)議幀模式。

　　(3)如果接收到一個(gè)完整的幀(消息)，則轉(zhuǎn)到步驟(4)，如果沒接收到一個(gè)完整的消息，一直處于等待狀態(tài)。

　　(4)先置CE_Modbus為‘O’，再解釋接收緩沖寄存器里消息，等待消息處理完畢，如果消息不是發(fā)往該從站或者為廣播消息，則轉(zhuǎn)到步驟(2)；否則把信號輸出置高，轉(zhuǎn)到步驟(5)。

　　(5)等待一段延遲時(shí)間，使能Modbus協(xié)議接口模塊即置CE_Modbus為‘1’，并置發(fā)送Modbus協(xié)議幀模式。

　　(6)等待發(fā)送完成，轉(zhuǎn)到步驟(1)。

　　解釋模塊主要由解釋控制模塊、分析模塊、各功能碼解釋模塊、錯(cuò)誤功能碼處理模塊組成。分析模塊首先分析接收消息起始兩個(gè)字節(jié)，即地址碼和功能碼。如果地址為廣播消息地址(地址為0)或者地址碼和本從站地址不相等，則不處理本消息，解釋控制模塊發(fā)出解釋完畢并置不響應(yīng)信號為“1”，頂層控制模塊繼續(xù)處于等待接收消息狀態(tài)。如果功能碼為非支持功能碼，則選擇錯(cuò)誤功能代碼處理模塊；如果為某一支持的功能碼，則選擇相應(yīng)的功能模塊解釋接收消息，按照功能碼要求解碼(例如讀／寫某一指定寄存器或者線圈)。處理完之后把相應(yīng)的異常碼響應(yīng)消息或者正常響應(yīng)消息寫入Modbus協(xié)議接口模塊里的發(fā)送緩沖寄存器里，完畢之后通過Ld_TbNCE信號把發(fā)送緩沖寄存器鎖存消息的末地址(不帶CRC校驗(yàn)位)Trbuf_add[7．．O](保證在Ld_TbNCE有效時(shí)它為末地址)存入Modbus協(xié)議接口模塊，發(fā)出解釋完畢信號，不響應(yīng)信號置“O”，之后由頂層控制模塊控制接口模塊發(fā)送響應(yīng)消息。對于某些功能碼，比如01碼和02碼，03碼和04碼，由于對它們的解釋差別很小，可以共用一個(gè)模塊，達(dá)到節(jié)省資源的目的。對于特定的系統(tǒng)，完全可以選擇某一些功能碼甚至某一個(gè)功能碼，而達(dá)到需求，故這里采用這種模塊化方式，可以很容易在不改變其他功能模塊的情況下刪除不需要的功能碼模塊或者增加新需要的功能碼模塊。

　　該協(xié)處理器與從設(shè)備其他部分接口僅僅為雙口RAM，從設(shè)備完全被映射為寄存器組的抽象，這比啟用寄存器直接實(shí)現(xiàn)要節(jié)省邏輯資源。由于這些雙口RAM是完全透明的，用戶可以根據(jù)整個(gè)Modbus系統(tǒng)需要自定義各個(gè)寄存器的實(shí)際含義。Modbus主設(shè)備可以在任何時(shí)候隨機(jī)地訪問這些寄存器組。Modbus從設(shè)備控制、執(zhí)行模塊對這些寄存器組的訪問需要尋求一種較好的方式，由于FPGA的高速度及并行機(jī)制，一般情況下可以采取輪詢的機(jī)制即可滿足工業(yè)實(shí)時(shí)性需求。對于某些特殊情況需要更高優(yōu)先級的控制方式，也可以采取中斷方式。如圖7所示，可以通過雙口RAM的地址線和寫使能信號線進(jìn)行中斷檢測和沖突檢測：當(dāng)從站協(xié)處理模塊對某些特定寄存器讀／寫完畢之后，產(chǎn)生一個(gè)中斷信號，對某些可能存在從站協(xié)處理器模塊和從設(shè)備控制執(zhí)行模塊都要對其進(jìn)行寫操作的寄存器，如果有寫操作同時(shí)發(fā)生，則從設(shè)備控制執(zhí)行模塊應(yīng)該等待從站協(xié)處理器寫完再寫，以保證寫操作是原子的。圖8為03碼應(yīng)答的完整仿真時(shí)序。

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　　圖9為示波器在通信線路上檢測到的波形，圖9(a)展現(xiàn)了一系列連續(xù)幀通信實(shí)況；圖9(b)展現(xiàn)某一應(yīng)答情況，可以看出主機(jī)和從機(jī)通信電平有差異，但都在RS 485范圍之內(nèi)；圖9(c)展現(xiàn)了某一幀的具體情況。

　　5 結(jié)語

　　該設(shè)計(jì)基于Altera公司FPGA，首先設(shè)計(jì)了一個(gè)可以通用于Modbus主設(shè)備和從設(shè)備的Modbus協(xié)議接口，然后基于該協(xié)議接口設(shè)計(jì)了一個(gè)通用的Modbus從設(shè)備協(xié)處理器，該接口也可以方便地用于主協(xié)議設(shè)備中。本設(shè)計(jì)通過了多款FPGA芯片的綜合驗(yàn)證，并與WEINVIEW公司觸摸屏MT-506MV和INVT公司CHF1OO-5R5G／7R5P變頻器成功通信。目前該設(shè)計(jì)已在某工業(yè)EPS系統(tǒng)和某沖擊試驗(yàn)臺中穩(wěn)定運(yùn)行半年，可見其有一定應(yīng)用前景。

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