實(shí)現(xiàn)中頻軟件無線電系統(tǒng)的傳統(tǒng)方法 - 基于FPGA的通用硬件平臺實(shí)現(xiàn)中頻軟件無線電設(shè)計(jì)

然而目前可用的一些高速DSP的性能，最快的也不超過5 GIPS，與實(shí)際需求相差巨大。這種處理資源的匱乏，被稱之為DSP瓶頸［３］，是影響軟件無線電發(fā)展的一個至關(guān)重要的技術(shù)挑戰(zhàn)。

2． 實(shí)現(xiàn)中頻軟件無線電系統(tǒng)的傳統(tǒng)方法

為解決數(shù)字信號處理資源匱乏這一問題，目前實(shí)現(xiàn)中頻軟件無線電系統(tǒng)的傳統(tǒng)方法有2種，即用多個DSP實(shí)現(xiàn)和用DSP+參數(shù)化ASIC實(shí)現(xiàn)。

(1)多個DSP方法

這種方法一般采用多個DSP組成樹狀或網(wǎng)狀結(jié)構(gòu)，并行處理數(shù)據(jù)流，但這種方法最大的弊端是系統(tǒng)體積大、供耗高、成本高。

(2)DSP+參數(shù)化ASIC方法

這種系統(tǒng)是目前較多采用的實(shí)現(xiàn)方法。在這種系統(tǒng)中，參數(shù)化ASIC可有限編程，完成對數(shù)字信號處理速度要求較高的部分，DSP做較低速的數(shù)字信號處理。這種方法雖然減小了系統(tǒng)的體積，降低了功耗，但是由于參數(shù)化ASIC可編程的限制較大，嚴(yán)重地限制了系統(tǒng)的靈活性和開放性，難以體現(xiàn)軟件無線電的優(yōu)越性。

3．用FPGA實(shí)現(xiàn)中頻軟件無線電的優(yōu)勢

本文采用FPGA來實(shí)現(xiàn)中頻軟件無線電。表1和表2所示的比較分析表明，F(xiàn)PGA與參數(shù)化ASIC、DSP比較有很多優(yōu)勢，它不但在功耗、體積、成本方面優(yōu)于參數(shù)化ASIC、DSP，而且處理效率高、現(xiàn)場可編程性能良好。不同于DSP的單流處理方式，F(xiàn)PGA是多流并行處理，這種處理方式使FPGA能完成DSP難以實(shí)現(xiàn)的許多功能，如FIR/IIR濾波器、擴(kuò)頻、跳頻模式。因此，F(xiàn)PGA能很好地體現(xiàn)軟件無線電的靈活性和開放性，很適合在軟件無線電中做高速數(shù)字信號處理，是實(shí)現(xiàn)中頻軟件無線電的理想選擇。

4．采用FPGA實(shí)現(xiàn)中頻軟件無線電系統(tǒng)

圖3為所實(shí)現(xiàn)的中頻軟件無線電系統(tǒng)框圖。系統(tǒng)從IF（中頻）進(jìn)行A/D和D/A變換。下面就系統(tǒng)的各部分做一介紹。

1 寬帶D/A和A/D轉(zhuǎn)換器

D/A和A/D轉(zhuǎn)換器分別把中頻數(shù)字信號轉(zhuǎn)換成模擬信號，中頻模擬信號轉(zhuǎn)換成數(shù)字信號。D/A變換器和A/D變換器的選擇，直接關(guān)系到軟件無線電的總體性能。因此，必須根據(jù)系統(tǒng)的要求，綜合考慮D/A變換器和A/D變換器的各方面性能，做出選擇。

(1)寬帶D/A轉(zhuǎn)換器

選用了AD公司的AD9713B，性能指標(biāo)如下:

1)具有12 bit精度；

2)轉(zhuǎn)換速率最快為80 MSPS；

3)SFDR（無雜散動態(tài)范圍）為70 dBc。

這里，DAC鎖存時鐘為40 MHz。AD9713B后接兩級放大器，將模擬信號放大后輸出。

(2)寬帶A/D轉(zhuǎn)換器

在軟件無線電中，對ADC的性能要求很高，ADC的選擇比DAC更為重要。選擇ADC時，需要考慮其采樣頻率、帶寬、轉(zhuǎn)換位數(shù)和SFDR。而這幾個性能指標(biāo)是互為約束的，必須綜合考慮確定。

在此，ADC選用AD公司生產(chǎn)的AD9042。AD9042是高速、高性能、低功耗的單片12位模/數(shù)變換器，其性能指標(biāo)如下：

1)最大采樣速率41 MSPS；

2)SFDR為80 dBc；

3)信噪比為68 dB。

實(shí)際使用中，采樣時鐘為40 MHz，AD9042的性能很好。

2FPGA――數(shù)字信號處理模塊

FPGA選用了Altera公司的APEX EP20K200E器件，這個器件為20萬門容量，1.8 V低功耗，具有多種I/O接口和多鐘配置方式的單片系統(tǒng)級集成的可編程邏輯器件。

FPGA主要完成數(shù)字上/下變頻、濾波、調(diào)制/解調(diào)、擴(kuò)頻/解擴(kuò)、載波以及PN（偽隨機(jī)碼）的同步和跟蹤等功能。

FPGA的設(shè)計(jì)結(jié)構(gòu)如圖4所示。在此，以DSSS（直接序列擴(kuò)頻）信號為例說明。發(fā)射的設(shè)計(jì)為，系統(tǒng)將125 kbit/s的數(shù)據(jù)映射成上下支路各62.5 kbit/s的數(shù)據(jù)與PN碼產(chǎn)生器輸出的4Mchip/s的PN碼相乘擴(kuò)頻，然后由14 bit 的FIR濾波器完成內(nèi)插濾波，濾波器輸出的信號為20 MHz，與NCO相乘上變頻至中頻，并取高12 bit輸出至D/A變換器。接收的設(shè)計(jì)與發(fā)射相對應(yīng)，A/D變換器輸出的40 MHz的12 bit中頻數(shù)字信號與NCO相乘正交下變頻成I、Q兩路信號，這2路信號經(jīng)抽取濾波變?yōu)?0 MHz的基帶信號，輸入到解擴(kuò)電路完成PN碼的捕獲、解擴(kuò)（用[HJ71mm]?匹配濾波器相關(guān)器實(shí)現(xiàn)）以及信號相關(guān)后的功率檢測，解擴(kuò)后的信號和檢測到的功率信號輸入到碼跟蹤電路完成碼元跟蹤，最后完成解碼，恢復(fù)數(shù)據(jù)。完成這些功能，所占的FPGA資源為：7142個LE（邏輯單元），16896 ESB(嵌入式邏輯塊) bits。

3 PC機(jī)及其接口