基于一種寬帶數(shù)字接收機的信道化設計

根據(jù)多項濾波器組理論和FFT方法提出并實現(xiàn)50％覆蓋的均勻信道化寬帶數(shù)字接收機。這種寬帶數(shù)字接收機把整個采樣頻帶劃分成若干并行信道輸出，使得信號全概率截獲，是偵收跳頻、突發(fā)以及自適應通信信號接收機的理想前端。主要應用于軟件無線電的實現(xiàn)和電子戰(zhàn)中。主要闡述寬帶數(shù)字接收機信道化原理、軟件仿真和硬件實現(xiàn)，并為實際工程需要設計了算法、程序和硬件平臺，實現(xiàn)了0～100 MHz頻率范圍內(nèi)8信道的數(shù)字信道化。

在現(xiàn)代電子戰(zhàn)環(huán)境中，信號一般都具有密集化、復雜化的特點，而且占用的頻譜越來越寬，從而對寬帶數(shù)字信道化接收機準確接收信號提出了更高的要求。一般的數(shù)字接收機在監(jiān)視整個頻段時，由于相鄰信道間往往會存在盲區(qū)，有可能丟失信號，而改進后的無盲區(qū)多相濾波器的信道數(shù)與抽取倍數(shù)不再相等，信道數(shù)和抽取因子之間往往存在倍數(shù)關系。FPGA以其自身的結(jié)構(gòu)和高速的數(shù)據(jù)處理能力及大量的乘加器、存儲器及邏輯單元，成為一種重要的信號處理工具，在高速數(shù)字濾波器的設計方面更有其明顯的優(yōu)勢。

1 數(shù)字信道化原理

x［n］是經(jīng)過A／D轉(zhuǎn)換后的輸入信號，在這個數(shù)字接收機中每個帶通濾波器都源于一個原型低通濾波器h0［n］。如果h0［n］是一個長度為N的實系數(shù)因果低通濾波器h0［n］={h［0］，h［1］，…，h［N-1］}。這個低通濾波器能變換成一系列帶通濾波器，第k個信道的中心頻率為：

對一般的數(shù)字接收機，原型低通濾波器的長度N大于信道數(shù)K，如果N=KP，則：

數(shù)字信道化處理后，頻率將為原來的1／M，故可以進行M倍的抽取。

數(shù)字信道化即由一個低通和若干帶通濾波器組成的濾波器組，是信道化的根本，但如果A／D的采樣信號直接送入各濾波器做數(shù)字濾波，則運算量很大，硬件上難以實現(xiàn)，故采用多相濾波的方法。先做抽取使信號速率降低，再進入多相濾波器組，具體流程如圖1所示。

多項濾波器的結(jié)構(gòu)一般情況下為K=FM，K為總信道數(shù)；M為每路數(shù)據(jù)的抽取倍數(shù)。讓h0［n］為原型低通濾波器，該濾波器能分解成K相分量。

則F=2時的硬件實現(xiàn)框圖如圖2所示。

2 系統(tǒng)的Matlab仿真

首先要設計原型低通濾波器，Matlab是工程應用、信號處理、數(shù)學計算領域里非常實用的工具。根據(jù)相應的需要設計滿足一定指標的濾波器。 Matlab中的firpmord是采用最佳逼近最大最小準則的算法，該函數(shù)可以求出原型低通濾波器的階數(shù)，指令firpm可以求出原型低通濾波器的系數(shù)。若采樣率fs為200MHz，將0～fs劃分為16個均勻信道，則低通濾波器的通帶截止頻率為6．25MHz，阻帶截止頻率為12．5MHz。相應的濾波器設計指標設計為通帶增益為1，阻帶增益為0，通帶紋波為0．01 dB，阻帶衰減為60 dB，采樣率為200 MHz。

根據(jù)這些參數(shù)得到96階的FIR濾波器，F(xiàn)IR濾波器特性如圖3所示。

由于在FPGA中的編程需要量化后的濾波器，因此得到該FIR濾波器10位量化后的特性如圖4所示。

對原型低通濾波器做16倍的抽取，2倍內(nèi)插得到濾波器的多相分量。在Matlab環(huán)境仿真基于多相濾波器的數(shù)字信道化過程，結(jié)果如圖5所示。

由圖5可知，25．1 MHz的信號處于第2個信道，而仿真結(jié)果也說明在第2個信道的輸出幅度最大，是其他信道輸出的60 dB以上。

3 信道化接收機硬件平臺

3.1 硬件系統(tǒng)

由矢量信號源（JUNG JIN SG-1710）產(chǎn)生0～200 MHz的信號，經(jīng)過變壓器后進入A/D，輸出LVDS數(shù)據(jù)和同步時鐘給FPGA。通過壓控振蕩器，產(chǎn)生200MHz的差分時鐘驅(qū)動A/D。A/D轉(zhuǎn)換器選取LTC2242-10，它是Linear公司推出的10位250 MSPS，高IF采樣模/數(shù)轉(zhuǎn)換器，該器件提供1.2GHz模擬輸入帶寬，需要2.5V的工作電源。FPGA采用的是Altera公司的StratixⅡ 系列的EP2S60F484，等級為C5。壓控振蕩器采用A/D公司的AD9516-3，AD9516-3提供多路輸出時鐘分配功能，具有亞皮秒級抖動性能，還配有片內(nèi)集成鎖相環(huán)（PLL）和電壓控制振蕩器（VCO）。AD-9516-3提供4路LVDS輸出的工作頻率達800 MHz，在該系統(tǒng)中LVDS輸出200 MHz的時鐘驅(qū)動A/D。系統(tǒng)硬件框圖如圖6所示。

3.2 硬件系統(tǒng)實現(xiàn)