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很久以前人們便預(yù)測(cè)，未來(lái)的設(shè)計(jì)與測(cè)試會(huì)相互結(jié)合--在完整的系統(tǒng)設(shè)計(jì)流程中，這兩種一向井水不犯河水的功能會(huì)整合在一起。只要納入符合設(shè)計(jì)的測(cè)??試定義與操作，整合兩者的好處可說(shuō)是顯而易見(jiàn)，不僅能縮短上市時(shí)間，還可以提高整體品質(zhì)。這些測(cè)試臺(tái)可于系統(tǒng)設(shè)計(jì)流程中重復(fù)使用，因其包含模擬、操作，以至于最終系統(tǒng)部署等步驟。
為整合設(shè)計(jì)與測(cè)試，尤其是針對(duì)射頻(RF)通信等較為復(fù)雜的功能，系統(tǒng)設(shè)計(jì)軟件與所選語(yǔ)言必須能同時(shí)針對(duì)測(cè)試與操作，在整個(gè)設(shè)計(jì)周期中有效運(yùn)作。
一般而言，用于模擬/設(shè)計(jì)系統(tǒng)的工具與技術(shù)不同于運(yùn)用在操作系統(tǒng)的工具與技術(shù)。此外，設(shè)計(jì)/操作專用的工具和語(yǔ)言也不同于測(cè)試工具和語(yǔ)言。這樣一來(lái)，便需要不同的團(tuán)隊(duì)，各有各的職責(zé)與工具，所以不僅會(huì)提高溝通的難度，也會(huì)因此降低設(shè)計(jì)與測(cè)試中重復(fù)使用程序碼的流暢度。
以上這些情況都會(huì)有損設(shè)計(jì)/測(cè)試相互整合的好處，因此理想的系統(tǒng)設(shè)計(jì)軟件一定要提供可同時(shí)用于模擬、操作、測(cè)試的單一語(yǔ)言，并且盡量重復(fù)使用所有的設(shè)計(jì)函式與相位。
傳統(tǒng)做法枝節(jié)橫生
一般來(lái)說(shuō)，如果特定工具能同時(shí)用于設(shè)計(jì)流程的各種相位與函式，是因?yàn)檫@種工具會(huì)盡量減少每個(gè)相位與函式間的阻礙，而非建立通用的環(huán)境和語(yǔ)言。例如，在新興RF通信標(biāo)準(zhǔn)的開(kāi)發(fā)流程中，通信系統(tǒng)設(shè)計(jì)專家可能會(huì)僅以運(yùn)算式與數(shù)學(xué)的角度出發(fā)，進(jìn)而制作模型并模擬通信串流。
如要測(cè)試此模型，設(shè)計(jì)人員可能會(huì)建置自己的測(cè)試臺(tái)，但假若是針對(duì)業(yè)界標(biāo)準(zhǔn)的通信協(xié)定，就可能會(huì)重復(fù)使用合格的測(cè)試臺(tái)。一旦能符合設(shè)計(jì)函式，設(shè)計(jì)就算告一個(gè)段落，操作團(tuán)隊(duì)會(huì)接手運(yùn)算式，并且動(dòng)手將數(shù)學(xué)運(yùn)算式編譯成操作運(yùn)算式，這時(shí)通常會(huì)根據(jù)相關(guān)的執(zhí)行需求來(lái)決定該使用ANSI C或硬體描述語(yǔ)言(HDL)(圖1)。
圖1 「V」程序圖通常用來(lái)代表理想的設(shè)計(jì)、操作、測(cè)試流程。在整個(gè)「V」程序圖中一律使用某種系統(tǒng)設(shè)計(jì)語(yǔ)言，這樣做不僅能有效重復(fù)運(yùn)用相關(guān)知識(shí)和運(yùn)算式，也可以減少編譯錯(cuò)誤，同時(shí)縮短發(fā)現(xiàn)錯(cuò)誤并加以修正的時(shí)間。
此外，測(cè)試臺(tái)本身也須要經(jīng)過(guò)編譯。這項(xiàng)工作需要另一個(gè)不同職能的團(tuán)隊(duì)負(fù)責(zé)，而且編譯過(guò)程中如果出現(xiàn)任何遺漏，經(jīng)常會(huì)造成新的錯(cuò)誤，也可能會(huì)縮小測(cè)試范圍。如果初始編譯層不夠復(fù)雜，就必須從頭設(shè)計(jì)或什至?xí)l(fā)現(xiàn)其他操作錯(cuò)誤，讓整個(gè)情況雪上加霜。設(shè)計(jì)運(yùn)算式無(wú)法銜接操作流程，會(huì)進(jìn)一步延緩發(fā)現(xiàn)錯(cuò)誤并加以修正的時(shí)程。
為緩和這類問(wèn)題，許多工具都加入自動(dòng)產(chǎn)生程序碼的步驟，進(jìn)而提高模擬程序碼編譯成ANSI C或HDL的速度。雖然這么做有助于加速遷移至處理器或現(xiàn)場(chǎng)可編程閘陣列(FPGA)，卻無(wú)法避免系統(tǒng)部署與除錯(cuò)等需求，這必須交由熟悉ANSI C或HDL的人員負(fù)責(zé)；即便原始設(shè)計(jì)并不完美，但自動(dòng)產(chǎn)生的程序碼可能也有某種缺陷。
圖形化軟件提供單一工具方法
市面上有眾多的系統(tǒng)軟件，以產(chǎn)品時(shí)程的觀點(diǎn)來(lái)看，圖形化軟件所提供的成效可以大幅協(xié)助工程師縮短測(cè)試時(shí)間，以美商國(guó)家儀器(NI)LabVIEW系統(tǒng)設(shè)計(jì)軟件為例，此軟件提供全然不同的選擇，通信設(shè)計(jì)人員可在制作通信串流模型與直接操作測(cè)試臺(tái)時(shí)一并使用。如果系統(tǒng)設(shè)計(jì)人員對(duì)設(shè)計(jì)與測(cè)試成果感到滿意，即可將設(shè)計(jì)運(yùn)算式直接用于處理器或FPGA以便進(jìn)行操作。
從早期探索性質(zhì)的設(shè)計(jì)階段開(kāi)始，一直到最終的操作階段，系統(tǒng)設(shè)計(jì)人員都能使用相同的環(huán)境、運(yùn)算式、除錯(cuò)與測(cè)試方法。這樣一來(lái)，即可有效重復(fù)使用相關(guān)知識(shí)和運(yùn)算式，也可以減少編譯錯(cuò)誤，同時(shí)縮短發(fā)現(xiàn)錯(cuò)誤并加以修正的時(shí)間。
至于純函式的數(shù)字信號(hào)處理(DSP)類型運(yùn)算式，系統(tǒng)設(shè)計(jì)人員可以超高速度操作運(yùn)算式并加以除錯(cuò)，這是連續(xù)時(shí)域模擬方式所望塵莫及的。至于針對(duì)FPGA的設(shè)計(jì)模擬，還能進(jìn)一步突顯這項(xiàng)好處。
提供RF通信設(shè)計(jì)測(cè)試彈性
針對(duì)RF應(yīng)用整合設(shè)計(jì)與測(cè)試的議題，通信設(shè)計(jì)也為這種趨勢(shì)帶來(lái)某種程度的復(fù)雜問(wèn)題。最重要的是，若要測(cè)試RF接收器，必須先建置傳輸器，如果想測(cè)試傳輸器，又得先建置接收器。
一般來(lái)說(shuō)，這些測(cè)試器的信號(hào)與測(cè)量特性必須勝過(guò)設(shè)計(jì)本身的相關(guān)特性。此外，RF通信方法與標(biāo)準(zhǔn)日新月異，因此測(cè)試器的彈性與速度也必須與時(shí)俱進(jìn)。所以就RF領(lǐng)域而言，理想的測(cè)試儀器必須能快速重復(fù)使用傳輸/接收DSP表達(dá)式，同時(shí)具有最優(yōu)異的性能與彈性(圖2)。
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