消除殘余電壓失調(diào)方法 - 單電源供電的全差分?jǐn)夭ㄟ\(yùn)放電路

　　通過對CMOS開關(guān)特性分析可以得出等效輸入殘余失調(diào)電壓為Vos,rmts=2Vspiketfch，其中t是MOS開關(guān)的時(shí)間常數(shù)，從此式可以看出消除殘余電壓失調(diào)有三種方法：

　　1.降低斬波頻率：

　　2.減小輸入電阻;

　　3.減小斬波開關(guān)的電荷注入效應(yīng)。

　　由于MOS管1/f噪聲的拐角頻率一般都在幾十KHz以上，減小斬波頻率不能很好地對1/f噪聲進(jìn)行調(diào)制，而輸入電阻只與信號源內(nèi)阻有關(guān)，在設(shè)計(jì)中很難將輸入電阻降低，因此只能考慮減小開關(guān)的電荷注入效應(yīng)。為此輸入斬波開關(guān)采用互補(bǔ)時(shí)鐘結(jié)構(gòu)，在尺寸上使用最小線寬，一方面能夠減小傳輸?shù)膶?dǎo)通電阻，提供較大的電壓擺幅;另一方面減小了電荷注入和饋通的影響，降低了殘余電壓失調(diào)?？紤]到PMOS管比NMOS管的1/f噪聲特性好，所以輸入管MP1和MP2采用大面積的PMOS管，既能減小因器件的失配引起的電壓失調(diào)，又可以降低晶體管1/f噪聲的拐角頻率，改善運(yùn)放的噪聲特性。

　　為了更小地降低殘余電壓失調(diào)，fold—cascode運(yùn)放的輸出采用T/H解調(diào)技術(shù)，電路結(jié)構(gòu)和時(shí)序如圖4。該電路的工作原理：在跟蹤信號時(shí)K1~K4閉合，K5~K8斷開，輸出信號保持在電容C1和C2上，當(dāng)電路輸出時(shí)，K1~K4斷開，K5~K8閉合，C1和C2的電壓值加載到負(fù)載電容C3上求和。由于C2上的電壓疊加到負(fù)載電容時(shí)經(jīng)過了反向，因此放大器的殘余電壓失調(diào)能夠有效地抵消。由于解調(diào)器采用高阻結(jié)點(diǎn)斬波。因此可以使用較小面積的NMOS管開關(guān)，減小對輸出極點(diǎn)的影響。

　　主運(yùn)放采用全差分折疊式cascode結(jié)構(gòu)，在Class-D的結(jié)構(gòu)中，由于輸出功率MOSFET大電流的頻繁開啟，產(chǎn)生的電磁干擾(EMI)會在電源上形成很強(qiáng)的紋波，在實(shí)際應(yīng)用中發(fā)現(xiàn)當(dāng)芯片工作在5V的電源電壓下，EMI引起的電源波動能達(dá)到±2V，全差分結(jié)構(gòu)既可以提高運(yùn)放的電源抑制比和共模抑制比，減弱電源噪聲和共模噪聲的影響，而且避免了鏡像極點(diǎn)，因而對于更大的帶寬仍能表現(xiàn)出穩(wěn)定的特性。

　　為了提供更高的增益和電壓輸出擺幅，在fold-cascode后加入共源運(yùn)放輸出級。采用二級運(yùn)放后.對運(yùn)放的頻率穩(wěn)定性進(jìn)行分析。暫時(shí)不考慮斬波開關(guān)的影響，可以推斷該電路至少有三個(gè)LHP極點(diǎn)，它們分別是miller補(bǔ)償電容引入的主極點(diǎn)Wp1，輸出濾波電容產(chǎn)生的輸出極點(diǎn)Wpout。為第一非主極點(diǎn)，以及folded-cascode(MN1的漏端、MN3的源端)引入的非極點(diǎn)Wp3，三者之間的關(guān)系為Wp1

　　共模反饋電路由MN7～MN10、MP10-MP12構(gòu)成，輸入一端接VDD/2的基準(zhǔn)電壓，另一端接主運(yùn)放的共模輸出，共模檢測電路由電阻和電容構(gòu)成.經(jīng)過誤差放大后調(diào)控主運(yùn)放的偏置電流。

　　4 仿真結(jié)果及版圖設(shè)計(jì)

　　在SMIC O.35微米N阱工藝下.利用cadence spectre工具對本文所設(shè)計(jì)的電路進(jìn)行了仿真分析。其中，各器件的工藝參數(shù)為典型情況，電源電壓5V，輸入信號為幅度10uV，頻率為1KHz的標(biāo)準(zhǔn)正弦波，斬波頻率fch=150K，仿真波形如圖5和圖6所示。

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　　圖5 運(yùn)放的幅頻~相頻特性曲線

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　　圖6 斬波輸出波形

　　從圖5可以看出，在典型情況下，該運(yùn)放的主極點(diǎn)在10HZ以內(nèi)，相位裕度75度左右.能充分保證運(yùn)放在各個(gè)comer條件下的穩(wěn)定性。從輸fn波形來看，斬波引起的殘余電壓尖峰也有了明顯的改善。表1為運(yùn)放的開環(huán)仿真結(jié)果。

　　表1 運(yùn)放開環(huán)仿真結(jié)果

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　　該電路的版圖采用SMIC 0.35um工藝規(guī)則設(shè)計(jì)并對版圖進(jìn)行優(yōu)化，襯底接地采用全封閉的double gardring，有效降低了襯底的耦合噪聲，差分對采用啞柵共質(zhì)心匹配降低輸入電壓失調(diào)。另外，為了減小外圍電路對運(yùn)放的干擾，將后后級的濾波電容分散在運(yùn)放電路的周圍，優(yōu)化后的版圖面積為0.24mmx0.34mm，概貌如圖7。

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　　圖7 版圖布局

　　5 結(jié)論

　　D類音頻功放的1/f噪聲和電壓失調(diào)對信號的失真和噪聲性能產(chǎn)生直接的影響，特別是在輸入信號為零時(shí)的背景噪聲最為明顯，通過采用全差分?jǐn)夭ㄟ\(yùn)放電路和T/H解調(diào)技術(shù)，有效地降低了系統(tǒng)的低頻噪聲和電壓火調(diào)。流片后的對芯片的測試表明，該電路使Class-D的噪聲性能有了很大的改善。