單電源供電的全差分斬波運放電路 - 全文

　　1 引言

　　本文在0.35微米N阱工藝的基礎上，設計了單電源供電的全差分斬波運放電路，同時，為了減小殘余電壓的失調，采用了T/H(跟蹤-保持)解調技術，該電路在斬波頻率150KHz工作時，輸入等效噪聲達到31.12nV/Hz。

　　2 斬波運放的工作原理

　　斬波運放的原理如圖1所示，其中Vin是輸入音頻信號，被頻率為fch，幅度為1的斬波開關調制，根據奈奎斯特采樣原理，為了避免信輸入信號的混疊，fch必須遠大于2倍的信號帶寬。

　　圖1 斬波運放的原理

　　經過調制后，信號的被搬移到斬波方波的奇次諧波頻率上。此信號被增益為Av的運算放大器放大，同時運放的輸入噪聲和輸入失調電壓也被運放放大，運放的輸出經過幅度為1，頻率為fch的斬波開關調制后，輸出信號為：

　　從式(1)可以看出，經過第2次斬波后，輸入音頻信號被解調到低頻段，而運放的電壓失調和低頻噪聲只經過一次調制后被搬移到斬波方波的高頻奇次諧波上，通過低通濾波后，輸出信號中的高頻分量被濾除，低頻分量還原為音頻信號，從而實現了對音頻信號的精確放大。

　　對輸出信號進行傅立葉分析，得到運放的最終輸入噪聲譜密度(PSD)為：

　　其中系數K與工藝的噪聲參數有關。

　　3 運放電路的設計

　　本文設計的斬渡放大器為CMOS全差分電路結構。由斬波開關、主運放電路、輸出級和共模反饋電路四部分組成。電路的工作電壓范圍2.5V～5.5V。斬波運算放大器的電路結構如圖2所示。

　　圖2 斬波運放的電路結構

　　輸入斬波開關完成對音頻信號的調制作用，斬波開關在時鐘上沿和下沿都會引入殘余電壓失調，圖3為零輸入時殘余失調電壓的波形。

　　圖3(a)殘余失調電壓(b)斬波信號

　　圖4 T/H解調及控制時序

　　通過對CMOS開關特性分析可以得出等效輸入殘余失調電壓為Vos,rmts=2Vspiketfch，其中t是MOS開關的時間常數，從此式可以看出消除殘余電壓失調有三種方法：

　　1.降低斬波頻率：

　　2.減小輸入電阻;

　　3.減小斬波開關的電荷注入效應。

　　由于MOS管1/f噪聲的拐角頻率一般都在幾十KHz以上，減小斬波頻率不能很好地對1/f噪聲進行調制，而輸入電阻只與信號源內阻有關，在設計中很難將輸入電阻降低，因此只能考慮減小開關的電荷注入效應。為此輸入斬波開關采用互補時鐘結構，在尺寸上使用最小線寬，一方面能夠減小傳輸的導通電阻，提供較大的電壓擺幅;另一方面減小了電荷注入和饋通的影響，降低了殘余電壓失調?？紤]到PMOS管比NMOS管的1/f噪聲特性好，所以輸入管MP1和MP2采用大面積的PMOS管，既能減小因器件的失配引起的電壓失調，又可以降低晶體管1/f噪聲的拐角頻率，改善運放的噪聲特性。

　　為了更小地降低殘余電壓失調，fold—cascode運放的輸出采用T/H解調技術，電路結構和時序如圖4。該電路的工作原理：在跟蹤信號時K1~K4閉合，K5~K8斷開，輸出信號保持在電容C1和C2上，當電路輸出時，K1~K4斷開，K5~K8閉合，C1和C2的電壓值加載到負載電容C3上求和。由于C2上的電壓疊加到負載電容時經過了反向，因此放大器的殘余電壓失調能夠有效地抵消。由于解調器采用高阻結點斬波。因此可以使用較小面積的NMOS管開關，減小對輸出極點的影響。

　　主運放采用全差分折疊式cascode結構，在Class-D的結構中，由于輸出功率MOSFET大電流的頻繁開啟，產生的電磁干擾(EMI)會在電源上形成很強的紋波，在實際應用中發(fā)現當芯片工作在5V的電源電壓下，EMI引起的電源波動能達到±2V，全差分結構既可以提高運放的電源抑制比和共模抑制比，減弱電源噪聲和共模噪聲的影響，而且避免了鏡像極點，因而對于更大的帶寬仍能表現出穩(wěn)定的特性。

　　為了提供更高的增益和電壓輸出擺幅，在fold-cascode后加入共源運放輸出級。采用二級運放后.對運放的頻率穩(wěn)定性進行分析。暫時不考慮斬波開關的影響，可以推斷該電路至少有三個LHP極點，它們分別是miller補償電容引入的主極點Wp1，輸出濾波電容產生的輸出極點Wpout。為第一非主極點，以及folded-cascode(MN1的漏端、MN3的源端)引入的非極點Wp3，三者之間的關系為Wp1

　　共模反饋電路由MN7～MN10、MP10-MP12構成，輸入一端接VDD/2的基準電壓，另一端接主運放的共模輸出，共模檢測電路由電阻和電容構成.經過誤差放大后調控主運放的偏置電流。

　　4 仿真結果及版圖設計

　　在SMIC O.35微米N阱工藝下.利用cadence spectre工具對本文所設計的電路進行了仿真分析。其中，各器件的工藝參數為典型情況，電源電壓5V，輸入信號為幅度10uV，頻率為1KHz的標準正弦波，斬波頻率fch=150K，仿真波形如圖5和圖6所示。

　　圖5 運放的幅頻~相頻特性曲線

　　圖6 斬波輸出波形

　　從圖5可以看出，在典型情況下，該運放的主極點在10HZ以內，相位裕度75度左右.能充分保證運放在各個comer條件下的穩(wěn)定性。從輸fn波形來看，斬波引起的殘余電壓尖峰也有了明顯的改善。表1為運放的開環(huán)仿真結果。

　　表1 運放開環(huán)仿真結果

　　該電路的版圖采用SMIC 0.35um工藝規(guī)則設計并對版圖進行優(yōu)化，襯底接地采用全封閉的double gardring，有效降低了襯底的耦合噪聲，差分對采用啞柵共質心匹配降低輸入電壓失調。另外，為了減小外圍電路對運放的干擾，將后后級的濾波電容分散在運放電路的周圍，優(yōu)化后的版圖面積為0.24mmx0.34mm，概貌如圖7。