利用CPLD芯片和數(shù)字控制技術(shù)設(shè)計(jì)的時(shí)序電路

六自由度電磁敏感定位系統(tǒng)作為一種新型的跟蹤定位裝置，可實(shí)時(shí)地確定目標(biāo)的六個(gè)參數(shù),已在機(jī)載火控系統(tǒng)(頭盔瞄準(zhǔn)具)、精密醫(yī)療器械、單兵作戰(zhàn)模擬訓(xùn)練中獲得廣泛應(yīng)用[1、2]。該跟蹤系統(tǒng)由正弦信號(hào)發(fā)射電路、敏感信號(hào)接收電路組成的硬件和從敏感接收數(shù)據(jù)中求解目標(biāo)參數(shù)的算法程序兩部分組成，定位計(jì)算精度受制于上述兩部分的誤差。目前，在不考慮環(huán)境因素影響的情況下，算法誤差已達(dá)到小于1毫弧的水平，因此，硬件電路的誤差成為制約系統(tǒng)定位精度的主要因素。根據(jù)工作原理，該系統(tǒng)采取按時(shí)序依次激勵(lì)發(fā)射天線，從而根據(jù)敏感天線接收信號(hào)組成接收矩陣計(jì)算目標(biāo)參數(shù)。然而，作為時(shí)序控制電路的模擬器件，存在無(wú)法避免的溫度漂移和時(shí)間漂移問題，從而大大影響了時(shí)序發(fā)射的精度，使系統(tǒng)定位計(jì)算的精度降低。為了解決該問題，本文利用CPLD數(shù)字控制技術(shù)對(duì)時(shí)序電路進(jìn)行改進(jìn)。CPLD(Complex Programmable Logic Device)是新一代的數(shù)字邏輯器件，具有速度快、集成度高、可靠性強(qiáng)、用戶可重復(fù)編程或動(dòng)態(tài)重構(gòu)其邏輯功能等特點(diǎn)。利用CPLD芯片和數(shù)字控制技術(shù)設(shè)計(jì)的時(shí)序電路，可將時(shí)序控制的精度提高到納秒級(jí)，并且工作穩(wěn)定，不受溫度的影響，有利于系統(tǒng)定位精度的提高。

系統(tǒng)原理

六自由度電磁敏感系統(tǒng)的工作原理[2]如下：以發(fā)射天線的三個(gè)軸(x、y、z)為參考坐標(biāo)系，接收天線相對(duì)于發(fā)射天線的位置參數(shù)由距離 、方位角 和仰角 表示，姿態(tài)參數(shù)由偏航角 、俯仰角 和橫滾角 表示，此六個(gè)參數(shù)即為需要計(jì)算的目標(biāo)參數(shù)，即六自由度，參看圖1。系統(tǒng)由正弦信號(hào)發(fā)生器、時(shí)序控制電路、功率放大電路、三軸環(huán)天線、接收信號(hào)放大電路、檢波判相電路和數(shù)據(jù)采集與參數(shù)計(jì)算電路組成，參看圖2。

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系統(tǒng)工作時(shí)，發(fā)射電路以時(shí)分制激勵(lì)方式依次激勵(lì)發(fā)射天線的三路環(huán)形天線，每激勵(lì)一次，接收天線(共三路)均收到三個(gè)信號(hào)，在一個(gè)激勵(lì)周期內(nèi)接收天線共收到九個(gè)信號(hào)，由此九個(gè)信號(hào)組成的接收矩陣可計(jì)算出所有的目標(biāo)參數(shù)。

時(shí)序控制電路設(shè)計(jì)

由系統(tǒng)工作原理可知，發(fā)射信號(hào)需以時(shí)分制方式依次激勵(lì)三路發(fā)射天線，因此，時(shí)序控制的精確在提高系統(tǒng)跟蹤定位計(jì)算精度方面顯得十分重要。但由于原時(shí)序電路采用的電容等模擬元器件的有限精度以及模擬器件受溫度影響的結(jié)果，時(shí)序控制信號(hào)會(huì)發(fā)生漂移，精度較低，從而使接收矩陣元素的實(shí)際值與理論值發(fā)生較大大偏差，影響了系統(tǒng)的計(jì)算精度。要想提高系統(tǒng)定位計(jì)算的精度，必須提高系統(tǒng)時(shí)序控制的精度，基于此，本文根據(jù)CPLD數(shù)字控制技術(shù)，在MAX II系列芯片EPM570T100C5上設(shè)計(jì)了一種新型的數(shù)字時(shí)序控制電路，大大提高了系統(tǒng)時(shí)序控制的精度，從而提高了系統(tǒng)計(jì)算精度。電路組成如圖4所示。

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由32MHz高精度晶體振蕩器提供精確的時(shí)鐘信號(hào)。MAX II芯片EPM570T100C5產(chǎn)生精確的時(shí)序控制信號(hào)。EPM570是世界一流的低成本器件，適用于實(shí)現(xiàn)任何數(shù)字控制功能。該芯片采用非易失單芯片解決方案，可解決處理器I/O引腳不夠用等板級(jí)問題，管理上電排序，配置其它更復(fù)雜的器件，或者低成本實(shí)現(xiàn)不兼容接口(“膠合邏輯”)的轉(zhuǎn)換。具有低成本、零功耗、小封裝、瞬間啟動(dòng)以及非易失性、系統(tǒng)內(nèi)可編程能力(ISP)等優(yōu)點(diǎn)。CD4053根據(jù)CPLD芯片提供的精確時(shí)序數(shù)字控制信號(hào)完成正弦信號(hào)的時(shí)分制激勵(lì)。

軟件設(shè)計(jì)

在CPLD開發(fā)的過程中，使用的是Altera公司提供的CPLD開發(fā)軟件QuartusⅡ，該軟件支持Altera公司的絕大部分器件。為了縮短設(shè)計(jì)周期和降低設(shè)計(jì)復(fù)雜度，QuartuslI包含了工作組計(jì)算、集成邏輯分析功能、EDA工具集成、多工程支持、增強(qiáng)重編譯和IP集成等功能。在設(shè)計(jì)過程中采用的是自頂?shù)降椎脑O(shè)計(jì)思想，頂層基于功能塊的設(shè)計(jì)，底層的具體功能通過VHDL語(yǔ)言編程實(shí)現(xiàn)。

頂層設(shè)計(jì)

自頂向底的設(shè)計(jì)過程是在軟件中先從系統(tǒng)級(jí)功能設(shè)計(jì)開始，然后分別設(shè)計(jì)并驗(yàn)證系統(tǒng)中不同的功能塊。這種設(shè)計(jì)方法的好處是可以不斷地向設(shè)計(jì)中添加新的功能模塊，完善系統(tǒng)的功能。

在頂層中主要設(shè)計(jì)了三個(gè)功能模塊： 預(yù)分頻模塊、次分頻模塊、譯碼模塊。功能塊圖見圖5。系統(tǒng)上電工作時(shí)，首先由晶振為系統(tǒng)提供精確的基頻信號(hào)，通過預(yù)分頻模塊將原有基頻信號(hào)轉(zhuǎn)化為400Hz的時(shí)序信號(hào)，將400Hz的信號(hào)通過次分頻模塊進(jìn)行二分頻和四分頻[6,7]，將分頻所得100Hz和200Hz的信號(hào)輸入譯碼器模塊[7]，通過譯碼產(chǎn)生時(shí)序間隔為2.5ms的精確時(shí)序控制信號(hào)。

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底層設(shè)計(jì)

系統(tǒng)功能驗(yàn)證完成后，將抽象的頂層設(shè)計(jì)向低層設(shè)計(jì)細(xì)化，底層軟件設(shè)計(jì)是基于頂層軟件中三大功能模塊而設(shè)計(jì)的，模塊設(shè)計(jì)采用VHDL語(yǔ)言描述完成，通過編譯、綜合、仿真后生成底層設(shè)計(jì)文件，以供頂層設(shè)計(jì)調(diào)用。以fenpin模塊為例，部分程序如下：

architecture rt of fenpin is

signal temp :std_logic_vector(1 downto 0);

begin

process(clk,temp,en)

begin

if en=’1’ then

if rising_edge(clk) then

temp<=temp+’1’;

end if;

null;

end if;

end process;

clk2<=temp(0);

clk4<=temp(1);

end rt;

系統(tǒng)仿真和驗(yàn)證

軟件設(shè)計(jì)完成后，通過Quartus II軟件指定芯片為EPM570T100C5，并根據(jù)電路原理圖進(jìn)行引腳分配，設(shè)定CPLD的引腳功能，然后啟動(dòng)編譯程序來編譯項(xiàng)目。編譯器將進(jìn)行錯(cuò)誤檢查、網(wǎng)表提取、邏輯綜合和器件適配，然后進(jìn)行行為仿真、功能仿真和時(shí)序仿真，最后用下載電纜通過JTAG編程方式將文件下載到芯片中，從而生成硬件電路。

圖6為系統(tǒng)軟件仿真的結(jié)果，從圖中可以發(fā)現(xiàn)，生成的時(shí)序控制信號(hào)狀態(tài)穩(wěn)定，精度為納秒級(jí)。

圖7為將程序下載到目標(biāo)芯片，硬件工作時(shí)通過邏輯分析儀觀察到的系統(tǒng)實(shí)際工作狀態(tài)圖，可以發(fā)現(xiàn)系統(tǒng)實(shí)際工作狀態(tài)與理論設(shè)計(jì)思想相一致。圖中的三路時(shí)序控制信號(hào)精度較高、狀態(tài)穩(wěn)定，無(wú)毛刺和漂移現(xiàn)象，為提高系統(tǒng)的穩(wěn)定性和接收矩陣的精度奠定了基礎(chǔ)。