PCB Layout and SI設(shè)計(jì)問答集錦

PCB Layout and SI設(shè)計(jì)問答集錦

1.如何實(shí)現(xiàn)高速時(shí)鐘信號(hào)的差分布線？ 在高速設(shè)計(jì)中，如何解決信號(hào)的完整性問題？差分布線方式是如何實(shí)現(xiàn)的？對(duì)于只有一個(gè)輸出端的時(shí)鐘信號(hào)線，如何實(shí)現(xiàn)差分布線？

專家解答:
信號(hào)完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。
差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長(zhǎng)度要盡量一樣長(zhǎng)，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實(shí)現(xiàn)的方式較多。
要用差分布線一定是信號(hào)源和接收端也都是差分信號(hào)才有意義。所以對(duì)只有一個(gè)輸出端的時(shí)鐘信號(hào)是無法使用差分布線的

2.關(guān)于高速差分信號(hào)布線.在pcb上靠近平行走高速差分信號(hào)線對(duì)的時(shí)候，在阻抗匹配的情況下，由于兩線的相互耦合，會(huì)帶來很多好處。但是有觀點(diǎn)認(rèn)為這樣會(huì)增大信號(hào)的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評(píng)估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽近，我不懂那一種效果更好。我的信號(hào)1GHz以上，阻抗為50歐姆。
在用軟件計(jì)算時(shí)，差分線對(duì)也是以50歐姆來計(jì)算嗎？還是以100歐姆來算？接收端差分線對(duì)之間可否加一匹配電阻？謝謝！

專家解答:
會(huì)使高頻信號(hào)能量衰減的原因一是導(dǎo)體本身的電阻特性(conductor loss), 包括集膚效應(yīng)(skin effect), 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(yīng)(transmission line effect)時(shí), 可看出他們對(duì)信號(hào)衰減的影響程度。 差分線的耦合是會(huì)影響各自的特性阻抗, 變的較小, 根據(jù)分壓原理(voltage divider)這會(huì)使信號(hào)源送到線上的電壓小一點(diǎn)。 至于, 因耦合而使信號(hào)衰減的理論分析我并沒有看過, 所以我無法評(píng)論。
對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小?所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。 需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴?若兩線忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal
integrity)及時(shí)間延遲(timing delay)。
差分阻抗的計(jì)算是 2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因?yàn)轳詈隙a(chǎn)生的阻抗, 與線距有關(guān)。 所以, 要設(shè)計(jì)差分阻抗為100歐姆時(shí), 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來。
接收端差分線對(duì)間的匹配電阻通常會(huì)加, 其值應(yīng)等于差分阻抗的值。 這樣信號(hào)品質(zhì)會(huì)好些。歡迎到www.mentor.com/icx里面有一些不錯(cuò)的技術(shù)資料。

3. 如何處理實(shí)際布線中的一些理論沖突的問題.在實(shí)際布線中，很多理論是相互沖突的；例如：
1。處理多個(gè)模/數(shù)地的接法：理論上是應(yīng)該相互隔離的，但在實(shí)際的小型化、高密度布線中，由于空間的局限或者絕對(duì)的隔離會(huì)導(dǎo)致小信號(hào)模擬地走線過長(zhǎng)，很難實(shí)現(xiàn)理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個(gè)完整的孤島，該功能模塊的模/數(shù)地都連接在這一個(gè)孤島上。再通過溝道讓孤島和“大”地連接。不知這種做法是否正確？
2。理論上晶振與CPU的連線應(yīng)該盡量短，由于結(jié)構(gòu)布局的原因，晶振與CPU的連線比較長(zhǎng)、比較細(xì)，因此受到了干擾，工作不穩(wěn)定，這時(shí)如何從布線解決這個(gè)問題？諸如此類的問題還有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突，很是頭痛，請(qǐng)問如何解決這些沖突？多謝！

專家解答:
A 基本上, 將模/數(shù)地分割隔離是對(duì)的。 要注意的是信號(hào)走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號(hào)的回流電流路徑(returning current path)變太大。
B 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號(hào), 必須滿足loop gain與phase的規(guī)范, 而這模擬信號(hào)的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠(yuǎn), 地平面上的噪聲也會(huì)影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的
距離進(jìn)可能靠近。
C 確實(shí)高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號(hào)的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號(hào)走內(nèi)層。 最后才用電阻電容或ferrite bead的方式, 以降低對(duì)信號(hào)的傷害。

4.模數(shù)部分關(guān)于抗干擾的問題.一些系統(tǒng)中經(jīng)常有A/D，問：要提高抗干擾性，除了模擬地和數(shù)字地分開只在電源一點(diǎn)連接，加粗地線和電源線外，希望專家給一些好的意見和建議！

專家解答:
除了地要分開隔離外, 也要注意模擬電路部分的電源, 如果跟數(shù)字電路共享電源, 最好要加濾波線路。 另外, 數(shù)字信號(hào)和模擬信號(hào)不要有交錯(cuò), 尤其不要跨過分割地的地方(moat)。

5.高速信號(hào)的自動(dòng)布線.為了最大限度的保證高速信號(hào)質(zhì)量，我們都習(xí)慣于手工布線，但效率太低。使用自動(dòng)布線器又無法監(jiān)控關(guān)鍵信號(hào)的繞線方式，過孔數(shù)目、位置等。手工走完關(guān)鍵信號(hào)再自動(dòng)布線又會(huì)降低自動(dòng)布線的布通率，而且自動(dòng)布線結(jié)果的調(diào)整意味著更多的布線工作量，如何平衡以上矛盾，利用優(yōu)秀的布線器幫助完成高速信號(hào)的布線？

專家解答:
現(xiàn)在較強(qiáng)的布線軟件的自動(dòng)布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。 各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對(duì)的走線間距等。 這會(huì)影響到自動(dòng)布線出來的走線方式是否能符合設(shè)計(jì)者的想法。 另外, 手動(dòng)調(diào)整布線的難易也與繞線引擎的能力有絕對(duì)的關(guān)系。 例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對(duì)敷銅的推擠能力等等。 所以, 選擇一個(gè)繞線引擎能力強(qiáng)的布線器, 才是解決之道。
如果您對(duì)蔽公司Expedition有興趣試看看我們的繞線引擎, 請(qǐng)電21-64159380, 會(huì)有專人為您服務(wù)。

6關(guān)于test coupon.test coupon的設(shè)計(jì)有什么規(guī)范可以參照嗎？如何根據(jù)板子的實(shí)際情況設(shè)計(jì)test coupon？有什么需要注意的問題？謝謝！

專家解答:
test coupon是用來以TDR (Time Domain Reflectometer) 測(cè)量所生產(chǎn)的PCB板的特性阻抗是否滿足設(shè)計(jì)需求。 一般要控制的阻抗有單根線和差分對(duì)兩種情況。 所以， test coupon上的走線線寬和線距(有差分對(duì)時(shí))要與所要控制的線一樣。 最重要的是測(cè)量時(shí)接地點(diǎn)的位置。 為了減少接地引線(ground lead)的電感值， TDR探棒(probe)接地的地方通常非常接近量信號(hào)的地方(probe tip)， 所以， test coupon上量測(cè)信號(hào)的點(diǎn)跟接地點(diǎn)的距離和方式要符合所用的探棒。 以下提供兩篇文章參考:
1. http://developer.intel.com/design/chipsets/applnots/pcd_pres399.pdf
2. http://www.Polarinstruments.com/index.html (點(diǎn)選Application notes)

7.關(guān)于高速PCB設(shè)計(jì)中信號(hào)層空白區(qū)域敷銅接地問題.在高速PCB設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，那么多個(gè)信號(hào)層的敷銅是都接地好呢，還是一半接地，一半接電源好呢？

專家解答:
一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的距離， 因?yàn)樗蟮你~會(huì)降低一點(diǎn)走線的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在dual stripline的結(jié)構(gòu)時(shí)。

8. 特性阻抗.感謝您回答我上次的問題。上回您說電源平面和地平面基本上都是金屬平面，所以對(duì)電場(chǎng)磁場(chǎng)都有屏蔽效應(yīng)，那我可以把電源平面上面的信號(hào)線使用微帶線模型計(jì)算特性阻抗嗎?電源和地平面之間的信號(hào)可以使用帶狀線模型計(jì)算嗎？

專家解答:
是的， 在計(jì)算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。 例如四層板: 頂層-電源層-地層-底層， 這時(shí)頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。

9.高速信號(hào)線的匹配問題.在高速板(如p4的主板)layour，為什么要求高速信號(hào)線(如cpu數(shù)據(jù)，地址信號(hào)線）要匹配? 如果不匹配會(huì)帶來什么隱患？其匹配的長(zhǎng)度范圍（既信號(hào)線的時(shí)滯差）是由什么因素決定的，怎樣計(jì)算？

專家解答:
要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(yīng)(transmission line effect)所引起的反射(reflection)影響到信號(hào)完整性(signal integrity)和延遲時(shí)間(flight time)。也就是說如果不匹配，則信號(hào)會(huì)被反射影響其質(zhì)量。
所有走線的長(zhǎng)度范圍都是根據(jù)時(shí)序(timing)的要求所訂出來的。影響信號(hào)延遲時(shí)間的因素很多，走線長(zhǎng)度只是其一。P4要求某些信號(hào)線長(zhǎng)度要在某個(gè)范圍就是根據(jù)該信號(hào)所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線長(zhǎng)度的允
許誤差。 至于， 上述兩種模式時(shí)序的計(jì)算， 限于時(shí)間與篇幅不方便在此詳述， 請(qǐng)到下列網(wǎng)址
http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章節(jié)內(nèi)有詳述。

10.測(cè)試點(diǎn)生成.在高密度印制板上通過軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測(cè)試要求嗎?添加測(cè)試點(diǎn)會(huì)不會(huì)影響高速信號(hào)的質(zhì)量？

專家解答:
一般軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)是否滿足測(cè)試需求必須看對(duì)加測(cè)試點(diǎn)的規(guī)范是否符合測(cè)試機(jī)具的要求。另外，如果走線太密且加測(cè)試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒辦法自動(dòng)對(duì)每段線都加上測(cè)試點(diǎn)，當(dāng)然，需要手動(dòng)補(bǔ)齊所要測(cè)試的地方。
至于會(huì)不會(huì)影響信號(hào)質(zhì)量就要看加測(cè)試點(diǎn)的方式和信號(hào)到底多快而定?；旧贤饧拥臏y(cè)試點(diǎn)(不用線上既有的穿孔(via or DIP pin)當(dāng)測(cè)試點(diǎn))可能加在線上或是從線上拉一小段線出來。前者相當(dāng)于是加上一個(gè)很小的電容在線上，后者則是多了一段分支。這兩個(gè)情況都會(huì)對(duì)高速信號(hào)多多少少會(huì)有點(diǎn)影響，影響的程度就跟信號(hào)的頻率速度和信號(hào)緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測(cè)試點(diǎn)越小越好(當(dāng)然還要滿足測(cè)試機(jī)具的要求)分支越短越好。

11.如何選擇PCB板材?如何選擇PCB板材?如何避免高速數(shù)據(jù)傳輸對(duì)周圍模擬小信號(hào)的高頻干擾,有沒有一些設(shè)計(jì)的基本思路?

專家解答:
選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的頻率)時(shí)這材質(zhì)問題會(huì)比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損dielectric loss會(huì)對(duì)信號(hào)衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。
避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘?hào)和模擬信號(hào)之間的距離，或加ground guard/shunt traces在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。

12.PCB板各個(gè)層都代表什么意思.眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清楚。mechanical，keepoutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer這些層不知道它們的確切含義。希望您指教。

專家解答:
在EDA軟件的專門術(shù)語中，有很多不是有相同定義的。以下就字面上可能的意義來解釋。
Mechnical: 一般多指板型機(jī)械加工尺寸標(biāo)注層
Keepoutlayer: 定義不能走線、打穿孔(via)或擺零件的區(qū)域。這幾個(gè)限制可以獨(dú)立分開定義。
Topoverlay: 無法從字面得知其意義。多提供些訊息來進(jìn)一步討論。
Bottomoverlay: 無法從字面得知其意義。可多提供些訊息來進(jìn)一步討論。
Toppaste: 頂層需要露出銅皮上錫膏的部分。
Bottompaste: 底層需要露出銅皮上錫膏的部分。
Topsolder: 應(yīng)指頂層阻焊層，避免在制造過程中或?qū)?a target="_blank">維修時(shí)可能不小心的短路
Bottomsolder: 應(yīng)指底層阻焊層。
Drillguide: 可能是不同孔徑大小，對(duì)應(yīng)的符號(hào)，個(gè)數(shù)的一個(gè)表。
Drilldrawing: 指孔位圖，各個(gè)不同的孔徑會(huì)有一個(gè)對(duì)應(yīng)的符號(hào)。
Multilayer: 應(yīng)該沒有單獨(dú)這一層，能指多層板，針對(duì)單面板和雙面板而言。

13.地的連接問題.一個(gè)系統(tǒng)往往分成若干個(gè)PCB，有電源、接口、主板等，各板之間的地線往往各有互連，導(dǎo)致形成許許多多的環(huán)路，產(chǎn)生諸如低頻環(huán)路噪聲，不知這個(gè)問題如何解決？

專家解答:
各個(gè)PCB板子相互連接之間的信號(hào)或電源在動(dòng)作時(shí)，例如A板子有電源或信號(hào)送到B板子，一定會(huì)有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會(huì)找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號(hào)相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對(duì)其它較敏感信號(hào)的影響。

14.little problem .why the wien bridge can only be balanced at one frequency? even if the ratio of coupled resistors is varied

專家解答:
The operation principle of Wien bridge oscillator is positive feedback mechanism. The transfer function (or gain) of the Wien bridge oscillator (in
Laplace transform) is Af(s)=A(s)/[1-A(s)B(s)], which A(s) is open loop gain of amplifier and B(s) is the gain of feedback network. To oscillate spontaneously, the Af(s) must approach to infinity which implies denominator is zero. That is, the product of A(s) and B(s) need to be equal to 1. Due to the frequency dependence of A(s)B(s), there is only one frequency can make the denominator to be zero. That is why the Wien bridge only balance at one frequency. The oscillation frequency is determined by the resistors and capacitors in the positive feedback path, f=1/[2psqrt(R1C1R2C2)], where R1, C1, R2, C2 are the components in the positive feedback path. The components on negative feedback path are
nothing to do with the oscillation frequency. The other intuitive insight to this concept of balancing at one frequency is to treat the network of positive feedback path as a frequency selector. There are a high-pass filter formed by a series capacitor with a grounded resistor and a low-pass filter formed by a series resistor with a grounded capacitor. The total effect is similar to a bandpass filter. There is a website to address this concept: http://www.interq.or.jp/japan/se-
inoue/e_ckt18_2.htm#2.
?

15.如何估算特性阻抗。（1）能否提供一些經(jīng)驗(yàn)數(shù)據(jù)、公式和方法來估算布線的阻抗。（2）當(dāng)無法滿足阻抗匹配的要求時(shí)，是在信號(hào)線的末端加并聯(lián)的匹配電阻好，還是在信號(hào)線上加串聯(lián)的匹配電阻好。（3）差分信號(hào)線中間可否加地線。

專家解答:
?
???????? 1.以下提供兩個(gè)常被參考的特性阻抗公式：

?????????? a.微帶線(microstrip)
??????????? Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮
厚度，H為走線到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)(dielectric constant)。此公式
必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應(yīng)用。
??????????? b.帶狀線(stripline)
??????????? Z=[60/sqrt(Er)]ln{4H/[0.67p(T+0.8W)]} 其中，H為兩參考平面的距離，并且
走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應(yīng)用。
????????? 最好還是用仿真軟件來計(jì)算比較準(zhǔn)確。
???????? 2.選擇端接(termination)的方法有幾項(xiàng)因素要考慮:
????????? a.信號(hào)源(source driver)的架構(gòu)和強(qiáng)度。
????????? b.功率消耗(power consumption)的大小。
????????? c.對(duì)時(shí)間延遲的影響，這是最重要考慮的一點(diǎn)。
???????? 所以，很難說哪一種端接方式是比較好的。
???????? 3.差分信號(hào)中間一般是不能加地線。因?yàn)椴罘中盘?hào)的應(yīng)用原理最重要的一點(diǎn)便是利用差分信號(hào)間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會(huì)破壞耦合效應(yīng)。

16.關(guān)于特性阻抗的計(jì)算.我覺得信號(hào)線特性阻抗的微帶線和帶狀線模型都是要參考地平面的，現(xiàn)在我想問一下，如果信號(hào)線下面的銅皮都被掏空，沒有參考的地平面，該如何計(jì)算頂層的信號(hào)線的特性阻抗？另外，我看一些資料寫在消除信號(hào)線上噪聲方面，電源平面也可以和地平面起相同的作用，是嗎？

專家解答:
沒有參考平面時(shí)電場(chǎng)與磁場(chǎng)的互動(dòng)關(guān)系與有參考平面時(shí)不同，而這互動(dòng)關(guān)系會(huì)影響到特性阻抗的值。現(xiàn)在絕大部分特性阻抗的計(jì)算公式都是假設(shè)有參考平面的， 我還沒看到這種無參考平面的特性阻抗公式。但是，可以用TDR (Time Domain Reflectometer)對(duì)實(shí)際的板子做量測(cè)來得到無參考平面的特性阻抗。
信號(hào)線上的噪聲產(chǎn)生的原因是別的線上的信號(hào)所產(chǎn)生的電場(chǎng)和磁場(chǎng)的能量經(jīng)由mutual inductance及mutual capacitance而傳到被感染的信號(hào)線上。電源平面和地平面基本上都是金屬平面，所以對(duì)電場(chǎng)磁場(chǎng)都有屏蔽效應(yīng)(shielding effect)。

17.關(guān)于高速PCB設(shè)計(jì)的技術(shù)書籍和資料.能介紹一些國外的目前關(guān)于高速PCB設(shè)計(jì)水平、加工能力、加工水平、加工材質(zhì)以及相關(guān)的技術(shù)書籍和資料嗎？

專家解答:
現(xiàn)在高速數(shù)字電路的應(yīng)用有通信網(wǎng)路和計(jì)算機(jī)等相關(guān)領(lǐng)域。在通信網(wǎng)路方面，PCB板的工作頻率已達(dá)GHz上下，迭層數(shù)就我所知有到40層之多。計(jì)算機(jī)相關(guān)應(yīng)用也因?yàn)樾酒倪M(jìn)步，無論是一般的PC或服務(wù)器(Server)，板子上的最高工作頻率也已經(jīng)達(dá)到400MHz (如Rambus) 以上。因應(yīng)這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。 這些設(shè)計(jì)需求都有廠商可大量生產(chǎn)。
以下提供幾本不錯(cuò)的技術(shù)書籍：
?????? 1.Howard W. Johnson，“High-Speed Digital Design - A Handbook of Black Magic”；
?????? 2.Stephen H. Hall，“High-Speed Digital System Design”；
?????? 3.Brian Yang，“Digital Signal Integrity”；

18.有關(guān)柔性電路板的設(shè)計(jì)與加工.我公司打算采用柔性電路板設(shè)計(jì)來解決小型成像系統(tǒng)中信號(hào)傳送和電路板互接的問題。請(qǐng)問剛?cè)岚逶O(shè)計(jì)是否需要專用設(shè)計(jì)軟件與規(guī)范？另外國內(nèi)何處可以承接該類電路板加工？謝謝。

專家解答:
可以用一般設(shè)計(jì)PCB的軟件來設(shè)計(jì)柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工藝和一般PCB不同，各個(gè)廠商會(huì)依據(jù)他們的制造能力會(huì)對(duì)最小線寬、最小線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補(bǔ)強(qiáng)。至于生產(chǎn)的廠商可上網(wǎng)”FPC”當(dāng)關(guān)鍵詞查詢應(yīng)該可以找到。

19.PCB的布線調(diào)整.我想請(qǐng)問一個(gè)問題:因覺機(jī)器布的不如意,調(diào)整起來反而費(fèi)時(shí)。我一般是用的手工布線,現(xiàn)在搞的PCB板多半要用引腳密度較大的貼片封裝芯片,而且?guī)Э偩€的(ABUS,DBUS,CBUS等),因工作頻率較高,故引線要盡可能短.自然的就是很密的信號(hào)線勻布在小范圍面積的板子上。我現(xiàn)感覺到花的時(shí)間較多的是調(diào)整這些密度大的信號(hào)線, 一是調(diào)整線間的距離,使之盡可能的均勻。因?yàn)樵诓季€的過程中,一般的都時(shí)不時(shí)的要改線。每改一次都要重新均勻每一根已布好的線的間距。越是布到最后，這種情況越是多。 二是調(diào)整線的寬度,使之在一定寬度中盡可能的容下新増加的線。一般一條線上有很多彎曲,一個(gè)彎就是一段,手工調(diào)整只能一段一段地調(diào)整,調(diào)整起來也費(fèi)時(shí)間。 我想如果在布線的過程中,能按我的思路先粗粗地手工拉線,完了以后, 軟件能從這兩個(gè)方面幫我自動(dòng)地調(diào)整。或是即便已布完，如要改線，也是粗粗地改一下，然后讓軟件調(diào)整。甚至，到最后我覺的需要調(diào)整元件的封裝，也就是說整片布線都需要調(diào)整，都讓軟件來干。那樣就要快多了.我用的是Protel98。我知道這軟件能做自動(dòng)均勻調(diào)整元件封裝的距離而不能自動(dòng)調(diào)整線距和線寬。可能是其中的一些功能我還不會(huì)用,或是有其他什么辦法,在此請(qǐng)教一下。

專家解答:
線寬和線距是影響走線密度其中兩個(gè)重要的因素。一般在設(shè)計(jì)工作頻率較高的板子時(shí)，布線之前需要先決定走線的特性阻抗。在PCB迭層固定的情況下，特性阻抗會(huì)決定出符合的線寬。而線距則和串?dāng)_(Crosstalk)大小有絕對(duì)的關(guān)系。最小可以接受的線距決定于串?dāng)_對(duì)信號(hào)時(shí)間延遲與信號(hào)完整性的影響是否能接受。這最小線距可由仿真軟件做預(yù)仿真(pre-simulation)得到。也就是說，在布線之前，需要的線寬與最小線距應(yīng)該已經(jīng)決定好了，并且不能隨意更動(dòng)，因?yàn)闀?huì)影響特性阻抗和串?dāng)_。這也是為什幺大部分的EDA布線軟件在做自動(dòng)布線或調(diào)整時(shí)不會(huì)去動(dòng)線寬和最小線距。
如果這線寬和最小線距已經(jīng)設(shè)定好在布線軟件，則布線調(diào)整的方便與否就看軟件繞線引擎的能力強(qiáng)弱而定。如果您對(duì)蔽公司Expedition有興趣試看看我們的繞線引擎，請(qǐng)電21-64159380，會(huì)有專人為您服務(wù)。

1.如何實(shí)現(xiàn)高速時(shí)鐘信號(hào)的差分布線？ 在高速設(shè)計(jì)中，如何解決信號(hào)的完整性問題？差分布線方式是如何實(shí)現(xiàn)的？對(duì)于只有一個(gè)輸出端的時(shí)鐘信號(hào)線，如何實(shí)現(xiàn)差分布線？

專家解答:
信號(hào)完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。
差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長(zhǎng)度要盡量一樣長(zhǎng)，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實(shí)現(xiàn)的方式較多。
要用差分布線一定是信號(hào)源和接收端也都是差分信號(hào)才有意義。所以對(duì)只有一個(gè)輸出端的時(shí)鐘信號(hào)是無法使用差分布線的

2.關(guān)于高速差分信號(hào)布線.在pcb上靠近平行走高速差分信號(hào)線對(duì)的時(shí)候，在阻抗匹配的情況下，由于兩線的相互耦合，會(huì)帶來很多好處。但是有觀點(diǎn)認(rèn)為這樣會(huì)增大信號(hào)的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評(píng)估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽近，我不懂那一種效果更好。我的信號(hào)1GHz以上，阻抗為50歐姆。
在用軟件計(jì)算時(shí)，差分線對(duì)也是以50歐姆來計(jì)算嗎？還是以100歐姆來算？接收端差分線對(duì)之間可否加一匹配電阻？謝謝！

專家解答:
會(huì)使高頻信號(hào)能量衰減的原因一是導(dǎo)體本身的電阻特性(conductor loss), 包括集膚效應(yīng)(skin effect), 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(yīng)(transmission line effect)時(shí), 可看出他們對(duì)信號(hào)衰減的影響程度。 差分線的耦合是會(huì)影響各自的特性阻抗, 變的較小, 根據(jù)分壓原理(voltage divider)這會(huì)使信號(hào)源送到線上的電壓小一點(diǎn)。 至于, 因耦合而使信號(hào)衰減的理論分析我并沒有看過, 所以我無法評(píng)論。
對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小?所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。 需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴?若兩線忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal
integrity)及時(shí)間延遲(timing delay)。
差分阻抗的計(jì)算是 2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因?yàn)轳詈隙a(chǎn)生的阻抗, 與線距有關(guān)。 所以, 要設(shè)計(jì)差分阻抗為100歐姆時(shí), 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來。
接收端差分線對(duì)間的匹配電阻通常會(huì)加, 其值應(yīng)等于差分阻抗的值。 這樣信號(hào)品質(zhì)會(huì)好些。歡迎到www.mentor.com/icx里面有一些不錯(cuò)的技術(shù)資料。

3. 如何處理實(shí)際布線中的一些理論沖突的問題.在實(shí)際布線中，很多理論是相互沖突的；例如：
1。處理多個(gè)模/數(shù)地的接法：理論上是應(yīng)該相互隔離的，但在實(shí)際的小型化、高密度布線中，由于空間的局限或者絕對(duì)的隔離會(huì)導(dǎo)致小信號(hào)模擬地走線過長(zhǎng)，很難實(shí)現(xiàn)理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個(gè)完整的孤島，該功能模塊的模/數(shù)地都連接在這一個(gè)孤島上。再通過溝道讓孤島和“大”地連接。不知這種做法是否正確？
2。理論上晶振與CPU的連線應(yīng)該盡量短，由于結(jié)構(gòu)布局的原因，晶振與CPU的連線比較長(zhǎng)、比較細(xì)，因此受到了干擾，工作不穩(wěn)定，這時(shí)如何從布線解決這個(gè)問題？諸如此類的問題還有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突，很是頭痛，請(qǐng)問如何解決這些沖突？多謝！

專家解答:
A 基本上, 將模/數(shù)地分割隔離是對(duì)的。 要注意的是信號(hào)走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號(hào)的回流電流路徑(returning current path)變太大。
B 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號(hào), 必須滿足loop gain與phase的規(guī)范, 而這模擬信號(hào)的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠(yuǎn), 地平面上的噪聲也會(huì)影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的
距離進(jìn)可能靠近。
C 確實(shí)高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號(hào)的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號(hào)走內(nèi)層。 最后才用電阻電容或ferrite bead的方式, 以降低對(duì)信號(hào)的傷害。

4.模數(shù)部分關(guān)于抗干擾的問題.一些系統(tǒng)中經(jīng)常有A/D，問：要提高抗干擾性，除了模擬地和數(shù)字地分開只在電源一點(diǎn)連接，加粗地線和電源線外，希望專家給一些好的意見和建議！

專家解答:
除了地要分開隔離外, 也要注意模擬電路部分的電源, 如果跟數(shù)字電路共享電源, 最好要加濾波線路。 另外, 數(shù)字信號(hào)和模擬信號(hào)不要有交錯(cuò), 尤其不要跨過分割地的地方(moat)。

5.高速信號(hào)的自動(dòng)布線.為了最大限度的保證高速信號(hào)質(zhì)量，我們都習(xí)慣于手工布線，但效率太低。使用自動(dòng)布線器又無法監(jiān)控關(guān)鍵信號(hào)的繞線方式，過孔數(shù)目、位置等。手工走完關(guān)鍵信號(hào)再自動(dòng)布線又會(huì)降低自動(dòng)布線的布通率，而且自動(dòng)布線結(jié)果的調(diào)整意味著更多的布線工作量，如何平衡以上矛盾，利用優(yōu)秀的布線器幫助完成高速信號(hào)的布線？

專家解答:
現(xiàn)在較強(qiáng)的布線軟件的自動(dòng)布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。 各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對(duì)的走線間距等。 這會(huì)影響到自動(dòng)布線出來的走線方式是否能符合設(shè)計(jì)者的想法。 另外, 手動(dòng)調(diào)整布線的難易也與繞線引擎的能力有絕對(duì)的關(guān)系。 例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對(duì)敷銅的推擠能力等等。 所以, 選擇一個(gè)繞線引擎能力強(qiáng)的布線器, 才是解決之道。
如果您對(duì)蔽公司Expedition有興趣試看看我們的繞線引擎, 請(qǐng)電21-64159380, 會(huì)有專人為您服務(wù)。

6關(guān)于test coupon.test coupon的設(shè)計(jì)有什么規(guī)范可以參照嗎？如何根據(jù)板子的實(shí)際情況設(shè)計(jì)test coupon？有什么需要注意的問題？謝謝！

專家解答:
test coupon是用來以TDR (Time Domain Reflectometer) 測(cè)量所生產(chǎn)的PCB板的特性阻抗是否滿足設(shè)計(jì)需求。 一般要控制的阻抗有單根線和差分對(duì)兩種情況。 所以， test coupon上的走線線寬和線距(有差分對(duì)時(shí))要與所要控制的線一樣。 最重要的是測(cè)量時(shí)接地點(diǎn)的位置。 為了減少接地引線(ground lead)的電感值， TDR探棒(probe)接地的地方通常非常接近量信號(hào)的地方(probe tip)， 所以， test coupon上量測(cè)信號(hào)的點(diǎn)跟接地點(diǎn)的距離和方式要符合所用的探棒。 以下提供兩篇文章參考:
1. http://developer.intel.com/design/chipsets/applnots/pcd_pres399.pdf
2. http://www.Polarinstruments.com/index.html (點(diǎn)選Application notes)

7.關(guān)于高速PCB設(shè)計(jì)中信號(hào)層空白區(qū)域敷銅接地問題.在高速PCB設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，那么多個(gè)信號(hào)層的敷銅是都接地好呢，還是一半接地，一半接電源好呢？

專家解答:
一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的距離， 因?yàn)樗蟮你~會(huì)降低一點(diǎn)走線的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在dual stripline的結(jié)構(gòu)時(shí)。

8. 特性阻抗.感謝您回答我上次的問題。上回您說電源平面和地平面基本上都是金屬平面，所以對(duì)電場(chǎng)磁場(chǎng)都有屏蔽效應(yīng)，那我可以把電源平面上面的信號(hào)線使用微帶線模型計(jì)算特性阻抗嗎?電源和地平面之間的信號(hào)可以使用帶狀線模型計(jì)算嗎？

專家解答:
是的， 在計(jì)算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。 例如四層板: 頂層-電源層-地層-底層， 這時(shí)頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。

9.高速信號(hào)線的匹配問題.在高速板(如p4的主板)layour，為什么要求高速信號(hào)線(如cpu數(shù)據(jù)，地址信號(hào)線）要匹配? 如果不匹配會(huì)帶來什么隱患？其匹配的長(zhǎng)度范圍（既信號(hào)線的時(shí)滯差）是由什么因素決定的，怎樣計(jì)算？

專家解答:
要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(yīng)(transmission line effect)所引起的反射(reflection)影響到信號(hào)完整性(signal integrity)和延遲時(shí)間(flight time)。也就是說如果不匹配，則信號(hào)會(huì)被反射影響其質(zhì)量。
所有走線的長(zhǎng)度范圍都是根據(jù)時(shí)序(timing)的要求所訂出來的。影響信號(hào)延遲時(shí)間的因素很多，走線長(zhǎng)度只是其一。P4要求某些信號(hào)線長(zhǎng)度要在某個(gè)范圍就是根據(jù)該信號(hào)所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線長(zhǎng)度的允
許誤差。 至于， 上述兩種模式時(shí)序的計(jì)算， 限于時(shí)間與篇幅不方便在此詳述， 請(qǐng)到下列網(wǎng)址
http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章節(jié)內(nèi)有詳述。

10.測(cè)試點(diǎn)生成.在高密度印制板上通過軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測(cè)試要求嗎?添加測(cè)試點(diǎn)會(huì)不會(huì)影響高速信號(hào)的質(zhì)量？

專家解答:
一般軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)是否滿足測(cè)試需求必須看對(duì)加測(cè)試點(diǎn)的規(guī)范是否符合測(cè)試機(jī)具的要求。另外，如果走線太密且加測(cè)試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒辦法自動(dòng)對(duì)每段線都加上測(cè)試點(diǎn)，當(dāng)然，需要手動(dòng)補(bǔ)齊所要測(cè)試的地方。
至于會(huì)不會(huì)影響信號(hào)質(zhì)量就要看加測(cè)試點(diǎn)的方式和信號(hào)到底多快而定?；旧贤饧拥臏y(cè)試點(diǎn)(不用線上既有的穿孔(via or DIP pin)當(dāng)測(cè)試點(diǎn))可能加在線上或是從線上拉一小段線出來。前者相當(dāng)于是加上一個(gè)很小的電容在線上，后者則是多了一段分支。這兩個(gè)情況都會(huì)對(duì)高速信號(hào)多多少少會(huì)有點(diǎn)影響，影響的程度就跟信號(hào)的頻率速度和信號(hào)緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測(cè)試點(diǎn)越小越好(當(dāng)然還要滿足測(cè)試機(jī)具的要求)分支越短越好。

11.如何選擇PCB板材?如何選擇PCB板材?如何避免高速數(shù)據(jù)傳輸對(duì)周圍模擬小信號(hào)的高頻干擾,有沒有一些設(shè)計(jì)的基本思路?

專家解答:
選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的頻率)時(shí)這材質(zhì)問題會(huì)比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損dielectric loss會(huì)對(duì)信號(hào)衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。
避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘?hào)和模擬信號(hào)之間的距離，或加ground guard/shunt traces在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。

12.PCB板各個(gè)層都代表什么意思.眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清楚。mechanical，keepoutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer這些層不知道它們的確切含義。希望您指教。

專家解答:
在EDA軟件的專門術(shù)語中，有很多不是有相同定義的。以下就字面上可能的意義來解釋。
Mechnical: 一般多指板型機(jī)械加工尺寸標(biāo)注層
Keepoutlayer: 定義不能走線、打穿孔(via)或擺零件的區(qū)域。這幾個(gè)限制可以獨(dú)立分開定義。
Topoverlay: 無法從字面得知其意義。多提供些訊息來進(jìn)一步討論。
Bottomoverlay: 無法從字面得知其意義?？啥嗵峁┬┯嵪磉M(jìn)一步討論。
Toppaste: 頂層需要露出銅皮上錫膏的部分。
Bottompaste: 底層需要露出銅皮上錫膏的部分。
Topsolder: 應(yīng)指頂層阻焊層，避免在制造過程中或?qū)砭S修時(shí)可能不小心的短路
Bottomsolder: 應(yīng)指底層阻焊層。
Drillguide: 可能是不同孔徑大小，對(duì)應(yīng)的符號(hào)，個(gè)數(shù)的一個(gè)表。
Drilldrawing: 指孔位圖，各個(gè)不同的孔徑會(huì)有一個(gè)對(duì)應(yīng)的符號(hào)。
Multilayer: 應(yīng)該沒有單獨(dú)這一層，能指多層板，針對(duì)單面板和雙面板而言。

13.地的連接問題.一個(gè)系統(tǒng)往往分成若干個(gè)PCB，有電源、接口、主板等，各板之間的地線往往各有互連，導(dǎo)致形成許許多多的環(huán)路，產(chǎn)生諸如低頻環(huán)路噪聲，不知這個(gè)問題如何解決？

專家解答:
各個(gè)PCB板子相互連接之間的信號(hào)或電源在動(dòng)作時(shí)，例如A板子有電源或信號(hào)送到B板子，一定會(huì)有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會(huì)找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號(hào)相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對(duì)其它較敏感信號(hào)的影響。

14.little problem .why the wien bridge can only be balanced at one frequency? even if the ratio of coupled resistors is varied

專家解答:
The operation principle of Wien bridge oscillator is positive feedback mechanism. The transfer function (or gain) of the Wien bridge oscillator (in
Laplace transform) is Af(s)=A(s)/[1-A(s)B(s)], which A(s) is open loop gain of amplifier and B(s) is the gain of feedback network. To oscillate spontaneously, the Af(s) must approach to infinity which implies denominator is zero. That is, the product of A(s) and B(s) need to be equal to 1. Due to the frequency dependence of A(s)B(s), there is only one frequency can make the denominator to be zero. That is why the Wien bridge only balance at one frequency. The oscillation frequency is determined by the resistors and capacitors in the positive feedback path, f=1/[2psqrt(R1C1R2C2)], where R1, C1, R2, C2 are the components in the positive feedback path. The components on negative feedback path are
nothing to do with the oscillation frequency. The other intuitive insight to this concept of balancing at one frequency is to treat the network of positive feedback path as a frequency selector. There are a high-pass filter formed by a series capacitor with a grounded resistor and a low-pass filter formed by a series resistor with a grounded capacitor. The total effect is similar to a bandpass filter. There is a website to address this concept: http://www.interq.or.jp/japan/se-
inoue/e_ckt18_2.htm#2.
?

15.如何估算特性阻抗。（1）能否提供一些經(jīng)驗(yàn)數(shù)據(jù)、公式和方法來估算布線的阻抗。（2）當(dāng)無法滿足阻抗匹配的要求時(shí)，是在信號(hào)線的末端加并聯(lián)的匹配電阻好，還是在信號(hào)線上加串聯(lián)的匹配電阻好。（3）差分信號(hào)線中間可否加地線。

專家解答:
?
???????? 1.以下提供兩個(gè)常被參考的特性阻抗公式：

?????????? a.微帶線(microstrip)
??????????? Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮
厚度，H為走線到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)(dielectric constant)。此公式
必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應(yīng)用。
??????????? b.帶狀線(stripline)
??????????? Z=[60/sqrt(Er)]ln{4H/[0.67p(T+0.8W)]} 其中，H為兩參考平面的距離，并且
走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應(yīng)用。
????????? 最好還是用仿真軟件來計(jì)算比較準(zhǔn)確。
???????? 2.選擇端接(termination)的方法有幾項(xiàng)因素要考慮:
????????? a.信號(hào)源(source driver)的架構(gòu)和強(qiáng)度。
????????? b.功率消耗(power consumption)的大小。
????????? c.對(duì)時(shí)間延遲的影響，這是最重要考慮的一點(diǎn)。
???????? 所以，很難說哪一種端接方式是比較好的。
???????? 3.差分信號(hào)中間一般是不能加地線。因?yàn)椴罘中盘?hào)的應(yīng)用原理最重要的一點(diǎn)便是利用差分信號(hào)間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會(huì)破壞耦合效應(yīng)。

16.關(guān)于特性阻抗的計(jì)算.我覺得信號(hào)線特性阻抗的微帶線和帶狀線模型都是要參考地平面的，現(xiàn)在我想問一下，如果信號(hào)線下面的銅皮都被掏空，沒有參考的地平面，該如何計(jì)算頂層的信號(hào)線的特性阻抗？另外，我看一些資料寫在消除信號(hào)線上噪聲方面，電源平面也可以和地平面起相同的作用，是嗎？

專家解答:
沒有參考平面時(shí)電場(chǎng)與磁場(chǎng)的互動(dòng)關(guān)系與有參考平面時(shí)不同，而這互動(dòng)關(guān)系會(huì)影響到特性阻抗的值?，F(xiàn)在絕大部分特性阻抗的計(jì)算公式都是假設(shè)有參考平面的， 我還沒看到這種無參考平面的特性阻抗公式。但是，可以用TDR (Time Domain Reflectometer)對(duì)實(shí)際的板子做量測(cè)來得到無參考平面的特性阻抗。
信號(hào)線上的噪聲產(chǎn)生的原因是別的線上的信號(hào)所產(chǎn)生的電場(chǎng)和磁場(chǎng)的能量經(jīng)由mutual inductance及mutual capacitance而傳到被感染的信號(hào)線上。電源平面和地平面基本上都是金屬平面，所以對(duì)電場(chǎng)磁場(chǎng)都有屏蔽效應(yīng)(shielding effect)。

17.關(guān)于高速PCB設(shè)計(jì)的技術(shù)書籍和資料.能介紹一些國外的目前關(guān)于高速PCB設(shè)計(jì)水平、加工能力、加工水平、加工材質(zhì)以及相關(guān)的技術(shù)書籍和資料嗎？

專家解答:
現(xiàn)在高速數(shù)字電路的應(yīng)用有通信網(wǎng)路和計(jì)算機(jī)等相關(guān)領(lǐng)域。在通信網(wǎng)路方面，PCB板的工作頻率已達(dá)GHz上下，迭層數(shù)就我所知有到40層之多。計(jì)算機(jī)相關(guān)應(yīng)用也因?yàn)樾酒倪M(jìn)步，無論是一般的PC或服務(wù)器(Server)，板子上的最高工作頻率也已經(jīng)達(dá)到400MHz (如Rambus) 以上。因應(yīng)這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。 這些設(shè)計(jì)需求都有廠商可大量生產(chǎn)。
以下提供幾本不錯(cuò)的技術(shù)書籍：
?????? 1.Howard W. Johnson，“High-Speed Digital Design - A Handbook of Black Magic”；
?????? 2.Stephen H. Hall，“High-Speed Digital System Design”；
?????? 3.Brian Yang，“Digital Signal Integrity”；

18.有關(guān)柔性電路板的設(shè)計(jì)與加工.我公司打算采用柔性電路板設(shè)計(jì)來解決小型成像系統(tǒng)中信號(hào)傳送和電路板互接的問題。請(qǐng)問剛?cè)岚逶O(shè)計(jì)是否需要專用設(shè)計(jì)軟件與規(guī)范？另外國內(nèi)何處可以承接該類電路板加工？謝謝。

專家解答:
可以用一般設(shè)計(jì)PCB的軟件來設(shè)計(jì)柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工藝和一般PCB不同，各個(gè)廠商會(huì)依據(jù)他們的制造能力會(huì)對(duì)最小線寬、最小線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補(bǔ)強(qiáng)。至于生產(chǎn)的廠商可上網(wǎng)”FPC”當(dāng)關(guān)鍵詞查詢應(yīng)該可以找到。

19.PCB的布線調(diào)整.我想請(qǐng)問一個(gè)問題:因覺機(jī)器布的不如意,調(diào)整起來反而費(fèi)時(shí)。我一般是用的手工布線,現(xiàn)在搞的PCB板多半要用引腳密度較大的貼片封裝芯片,而且?guī)Э偩€的(ABUS,DBUS,CBUS等),因工作頻率較高,故引線要盡可能短.自然的就是很密的信號(hào)線勻布在小范圍面積的板子上。我現(xiàn)感覺到花的時(shí)間較多的是調(diào)整這些密度大的信號(hào)線, 一是調(diào)整線間的距離,使之盡可能的均勻。因?yàn)樵诓季€的過程中,一般的都時(shí)不時(shí)的要改線。每改一次都要重新均勻每一根已布好的線的間距。越是布到最后，這種情況越是多。 二是調(diào)整線的寬度,使之在一定寬度中盡可能的容下新増加的線。一般一條線上有很多彎曲,一個(gè)彎就是一段,手工調(diào)整只能一段一段地調(diào)整,調(diào)整起來也費(fèi)時(shí)間。 我想如果在布線的過程中,能按我的思路先粗粗地手工拉線,完了以后, 軟件能從這兩個(gè)方面幫我自動(dòng)地調(diào)整?；蚴羌幢阋巡纪?，如要改線，也是粗粗地改一下，然后讓軟件調(diào)整。甚至，到最后我覺的需要調(diào)整元件的封裝，也就是說整片布線都需要調(diào)整，都讓軟件來干。那樣就要快多了.我用的是Protel98。我知道這軟件能做自動(dòng)均勻調(diào)整元件封裝的距離而不能自動(dòng)調(diào)整線距和線寬。可能是其中的一些功能我還不會(huì)用,或是有其他什么辦法,在此請(qǐng)教一下。

專家解答:
線寬和線距是影響走線密度其中兩個(gè)重要的因素。一般在設(shè)計(jì)工作頻率較高的板子時(shí)，布線之前需要先決定走線的特性阻抗。在PCB迭層固定的情況下，特性阻抗會(huì)決定出符合的線寬。而線距則和串?dāng)_(Crosstalk)大小有絕對(duì)的關(guān)系。最小可以接受的線距決定于串?dāng)_對(duì)信號(hào)時(shí)間延遲與信號(hào)完整性的影響是否能接受。這最小線距可由仿真軟件做預(yù)仿真(pre-simulation)得到。也就是說，在布線之前，需要的線寬與最小線距應(yīng)該已經(jīng)決定好了，并且不能隨意更動(dòng)，因?yàn)闀?huì)影響特性阻抗和串?dāng)_。這也是為什幺大部分的EDA布線軟件在做自動(dòng)布線或調(diào)整時(shí)不會(huì)去動(dòng)線寬和最小線距。
如果這線寬和最小線距已經(jīng)設(shè)定好在布線軟件，則布線調(diào)整的方便與否就看軟件繞線引擎的能力強(qiáng)弱而定。如果您對(duì)蔽公司Expedition有興趣試看看我們的繞線引擎，請(qǐng)電21-64159380，會(huì)有專人為您服務(wù)。