高速電路的設計技巧

高速電路的設計技巧

“高速電路”已經(jīng)成為當今電子工程師們經(jīng)常提及的一個名詞，但業(yè)界對高速電路并沒有一個統(tǒng)一的定義，通常對高速電路的界定有以下多種看法：有人認為，如果數(shù)字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的份量（比如說1/3），就稱為高速電路；也有人認為高速電路和頻率并沒有什么大的聯(lián)系,是否高速電路只取決于它們的上升時間；還有人認為高速電路就是我們早些年沒有接觸過,或者說能產(chǎn)生并且考慮到趨膚效應的電路；更多的人則對高速進行了量化的定義，即當電路中的數(shù)字信號在傳輸線上的延遲大于1/2上升時間時，就叫做高速電路。最后的定義為大部分設計者所接受。

　　1、前言
　　本文討論的高速電路主要指的是高速數(shù)字電路，也包括一些模擬無源器件，但不適合模擬有源器件。它有2方面的含義：
　　設計電路的頻率高一般認為如果數(shù)字邏輯電路的頻率達到或者超過50 MHz，而且工作在這個頻率之上的電路占到整個系統(tǒng)的1/3之上，則稱為高速電路。如果系統(tǒng)中僅僅有系統(tǒng)時鐘等極少數(shù)信號工作在這樣高的頻率，那么它仍然不屬于高速電路的領(lǐng)域。
　　設計電路中的數(shù)字信號跳變很快通常約定是當數(shù)字信號上升或下降時間小于信號周期的5%時才稱之為高速電路。

　　圖1是某高速電路一根信號線的波形圖，它表示了電路中這根信號線中流過電流的實際情況。圖中的多個信號波形是由于該信號線接到了許多不同元件的引腳上，因而會出現(xiàn)多個信號的疊加。
　　
　　從圖中不難看出信號的底部和頂部都有不同程度的益處、不規(guī)則震蕩、預期范圍內(nèi)的延時等，這些現(xiàn)象在低速電路設計中一般都不會出現(xiàn)，隨著系統(tǒng)電路速度的提高 ，上述問題也就隨之而來。因此設計高速電路就不能像設計低速電路那樣簡單，必須增加一些新的認識、加入一些新的思維才能避免和減少以上情況的發(fā)生。本人在實際應用和參考其他文獻的基礎上，對高速電路設計有以下幾點考慮。
　　2、時序配合考慮
　　如今的電子產(chǎn)品大多運行在100 MHz甚至更高的頻率，諸如RAM，CPU，FPGA，ASIC以及隨機邏輯等，所有這些都是對時序要求很強的器件，如果它們之間時序的配合不符合指定要求，那么就很容易導致系統(tǒng)工作紊亂，因此對高速電路設計應該考慮的第一個問題就應是時序配合問題。
　　時序配合主要體現(xiàn)在：信號的建立時間和保持時間違反標準、最小脈寬不符合要求以及系統(tǒng)中有多相時鐘時所造成的相位重疊等。在高速電路設計中，信號的周期一般只有ns級的寬度，此時要保證時鐘信號與數(shù)據(jù)信號之間做到準確的配合已非易事,再加之器件本身或多或少的會存在各種參數(shù)的漂移、分散等等，就更難以實現(xiàn)不同時序信號之間的相互配合。針對以上所言，對高速電路的設計首先應考慮設計前的功能仿真驗證，從理論上認真分析各個信號所到之處能否滿足預期指標。其次是核對時序電路中各器件是否滿足自身的時序要求，對所有涉及到的器件都應使用高頻測試儀器認真核對、校驗器件自身的各個參數(shù)。
　　3、信號完整性考慮
　　任何電路設計之前都應考慮到電路設計完成之后系統(tǒng)中各信號的完整性，即SI(Signal Integrity)，也稱為信號質(zhì)量。在高速電路設計中這一點更加重要，如果事先沒有加以充分考慮，就很容易造成系統(tǒng)中各信號質(zhì)量嚴重受損，或者說信號的完整性很容易就會遭到破壞。下列幾種情況即是在對高速電路設計中影響信號完整性的幾種表現(xiàn)。

　　3.1信號之間的串繞
　　串繞的表現(xiàn)形式可由圖2來說明，當一根信號線上有交變的電流通過時，周圍就會產(chǎn)生交變的磁場，而處于交變磁場中的導線則會感應出一定的電壓信號，這樣與之相鄰的信號線上就會感應出相關(guān)的電壓信號，造成2根信號線相互影響，從而導致導線中信號的質(zhì)量下降。信號線之間串繞的大小主要取決于磁場變化的速率(一般由驅(qū)動信號上升和下降沿的變化律來決定)、周圍介質(zhì)的介電特性及布線之間的距離等。
　　
　　3.2信號的過沖與下沖
　　影響信號完整性的另一個表現(xiàn)是信號線中出現(xiàn)的過沖與下沖電平信號，這些信號有時遠遠超過電源電壓范圍，嚴重時會造成對器件的損壞。過沖與下沖的來源一般有2方面：走線過長和信號的電平信號轉(zhuǎn)換太快。
　　3.3信號延時
　　過多信號的延時會導致電路的時序出錯和功能混亂。信號延時一般表現(xiàn)為信號在邏輯電平的高與低門限之間變化時沒有及時的跳變，因而電平信號會保持較長時間的恒定，使信號電平轉(zhuǎn)換滯后。信號延時產(chǎn)生的原因是驅(qū)動過載或者是走線過長。
　　3.4信號振蕩
　　信號震蕩表現(xiàn)為信號在邏輯電平的高與低門限之間變化時不成單調(diào)變化趨勢，而是出現(xiàn)來回的震蕩。設計電路時如果系統(tǒng)中信號線走線過長、負載過重或信號與信號之間出現(xiàn)串繞都會造成這種現(xiàn)象發(fā)生。
　　3.5多次跨越邏輯電平門限錯誤
　　信號在跳變的過程中，可能多次跨越邏輯電平門限，從而導致這一類型錯誤的產(chǎn)生。多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊形式，即信號振蕩發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限肯定會導致邏輯功能紊亂。電容性負載過重、電感性負載過重及布線過長都可能造成這種情況的發(fā)生。
　　3.6邏輯閥值門限電平錯誤
　　一旦信號不能達到必需的邏輯電平高或者是低就會產(chǎn)生邏輯電平閥值門限錯誤,此時信號可能維持原有的常量信號。產(chǎn)生這種現(xiàn)象的原因有：負載過重、慢速的驅(qū)動器或者是信號變化太快。
　　4、電磁干擾
　　電器設備的電磁干擾EMI（Electromagnetic Interference）是高速電路設計中又一個應該十分值得重視的方面。EMI在高速電路中的突出表現(xiàn)是數(shù)字系統(tǒng)加電運行時，對周圍環(huán)境輻射出一定的電磁波，從而干擾周圍環(huán)境中其他電子設備的正常工作。產(chǎn)生EMI的主要原因是電路工作頻率太高、信號變化太快以及布局布線不合理等。
　　信號完整性和EMI方面的考慮不同于常規(guī)低速電路設計，以往設計思路往往追求單一信號的最優(yōu)化，而今天的高速電路設計領(lǐng)域更強調(diào)整體性能的最優(yōu)。低速電路設計中我們往往追求一些關(guān)鍵的信號，如時鐘信號的波形最優(yōu)化，所以許多設計人員在遇到這類信號時會加入施密特觸發(fā)器或者一些BUF來整形所需信號。而在如今高速電路設計領(lǐng)域，越標準的數(shù)字信號，其上升時間與下降時間就越短，信號的跳變就越快 ，包含的高次諧波分量就更多。所有這些高頻分量更容易對外產(chǎn)生輻射，最終造成周圍信號質(zhì)量的惡化，使整體信號很難達到最優(yōu)。所以在高速電路設計中，如果某一信號的電平跳轉(zhuǎn)太快，往往采取的解決方法是加入相應濾波器電路或者RTC(上升時間控制器)電路，使該信號的變化減緩，從而保證整體信號的最優(yōu)。