高速電路信號完整性分析與設(shè)計—信號完整性仿真

高速電路信號完整性分析與設(shè)計—信號完整性仿真:仿真信號
仿真中有兩類信號可稱之為高速信號：
??高頻率的信號（>=50M)
??上升時間tr很短的信號：
信號上升沿從20％～80％VCC的時間，一般是ns級或ps級快速邊緣信號對信號完整性的影響
??更大的SSN
??更大的Crosstalk
??更大的EMI
仿真任務(wù)
1、對時鐘同步信號，仿真信號時序及信號質(zhì)量，滿足信號的建立時間、保持時間、小的過沖與振蕩；
2、對異步信號，仿真信號質(zhì)量，滿足信號的單調(diào)性、過沖容限及小的振蕩；
3、對平行走線的信號，仿真串?dāng)_，確定容忍的平行長度；
仿真原則
在仿真中，不能按典型情況仿真（Typical），必須按最惡劣情況（Worst Case）仿真，必須滿足Datasheet中的最大最小值。
高速數(shù)字設(shè)計方法
高速數(shù)字設(shè)計方法
后仿真：
實際布線后的仿真，用于驗證、檢驗仿真結(jié)果，是更加精確的仿真, 使用的是實際的布線參數(shù)。前仿真是按照理想的傳輸線來仿真的，而且前仿真只考慮了單網(wǎng)絡(luò)的反射效應(yīng)，沒有也沒辦法將鄰近傳輸線的串?dāng)_等因素考慮進(jìn)來，另外在實際布線中會有穿層，導(dǎo)致阻抗的變化以及增加過孔等，這些都是在前仿真中無法計算進(jìn)去的。因此在單板布線完成后，對一些關(guān)鍵的網(wǎng)絡(luò)需要進(jìn)行后仿真來驗證，若后仿真不能滿足時序的要求，那么需要對這類線進(jìn)行重新仿真與布線，若布線空間已經(jīng)很小，則可能要對板子的局部范圍甚至整個板子重新布線。
仿真工具
Cadence公司與Mentor的的EDA軟件，如Cadence公司的SpecctraQuest和SigXplor設(shè)計工具，這些工具可以仿真實際PCB設(shè)計中的各種物理參數(shù)，對系統(tǒng)中的信號完整性和時序(Timing)，串?dāng)_(Crosstalk)、EMI問題進(jìn)行定量的分析。但是，對于1GHz以上的高速互連系統(tǒng)，仿真模型的精度問題成為主要問題。