電平位移電路應(yīng)用于負(fù)電源的設(shè)計(jì) - 全文

　　摘要：本文設(shè)計(jì)了一種應(yīng)用于負(fù)電源的電平位移電路。實(shí)現(xiàn)從0～8V低壓邏輯輸入到8～-100V高壓驅(qū)動(dòng)輸出的轉(zhuǎn)換。分析了該電路的結(jié)構(gòu)和工作原理?；诖穗娐方Y(jié)構(gòu)設(shè)計(jì)了滿足應(yīng)用要求的高壓薄膜SOI LDMOS器件。分析了器件的工作狀態(tài)以及耐壓機(jī)理，并利用工藝器件聯(lián)合仿真對(duì)器件的電學(xué)特性進(jìn)行了優(yōu)化設(shè)計(jì)。

　　關(guān)鍵詞：電平位移;薄膜SOI;LDMOS;負(fù)電源;開(kāi)態(tài)擊穿電壓

　　在柵驅(qū)動(dòng)電路中需要電平位移電路來(lái)實(shí)現(xiàn)從低壓控制輸入到高壓驅(qū)動(dòng)輸出的電平轉(zhuǎn)換。而在一些領(lǐng)域如SOC中的待機(jī)模式激活、ESD保護(hù)等需要能工作在負(fù)電源的電平位移電路。

　　SOI(Silicon-On-Insulator)技術(shù)以其高速、低功耗、高集成度、極小的寄生效應(yīng)以及良好的隔離等特點(diǎn)，在集成電路設(shè)計(jì)應(yīng)用中倍受青睞。

　　本文基于SOI高壓集成技術(shù)設(shè)計(jì)了電源電壓為8～-100V的電平位移電路，并對(duì)電路中的核心LDMOS器件進(jìn)行了設(shè)計(jì)和模擬仿真優(yōu)化。

　　1 電路結(jié)構(gòu)

　　傳統(tǒng)正電源應(yīng)用的電平位移電路結(jié)構(gòu)如圖1(a)所示。L1、L2、L3是由邏輯電路部分產(chǎn)生的低壓時(shí)序控制信號(hào)，N1、N2、N3為高壓nLDMOS器件，P1、P2、P3為高壓平pLDMOS器件。由P1，P2和N1、N2構(gòu)成的電平位移單元將L1、L2的低壓邏輯信號(hào)轉(zhuǎn)變?yōu)榭梢钥刂芇3管的高壓電平，與L3一起控制由P3和N3組成的反向輸出級(jí)，從而實(shí)現(xiàn)從低壓邏輯信號(hào)到高壓驅(qū)動(dòng)輸出的轉(zhuǎn)換。

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　　在正電源電平位移電路中，由于nLDMOS的源極為低壓，所以可以通過(guò)低壓邏輯部分來(lái)控制其開(kāi)關(guān)狀態(tài)，而源極為高壓的pLDMOS則通過(guò)電平位移來(lái)控制。當(dāng)高壓驅(qū)動(dòng)電壓為8～-00V，低壓邏輯部分工作電壓為0～8V時(shí)，電平位移轉(zhuǎn)換部分的電壓分布本身沒(méi)有改變，但是在和低壓控制端接合時(shí)，與傳統(tǒng)的正電源相比電平發(fā)生了改變，就需要重新設(shè)計(jì)低壓邏輯的控制方式。此時(shí)，nLDMOS的源極為-100V電壓，顯然不能通過(guò)低壓邏輯控制部分的0～8V電壓來(lái)實(shí)現(xiàn)控制，而pLDMOS的源極為8V電源。因此采用了低壓邏輯輸出直接控制pLDMOS，而nLDMOS則通過(guò)電平位移來(lái)控制的方法，如圖1(b)所示。

　　2 器件設(shè)計(jì)及優(yōu)化

　　由于負(fù)電源供電的電平位移電路結(jié)構(gòu)的改變，應(yīng)用于正電源的常規(guī)nLDMOS和pLDMOS不能滿足該電路結(jié)構(gòu)要求。在正電源供電的電平位移電路中，由于pLDMOS的源端接高壓電源，其柵源需要承受高壓，所以pLDMOS采用了厚柵氧的結(jié)構(gòu)，如圖2(a)所示。在使用負(fù)電源的電平位移電路結(jié)構(gòu)中(圖1(b))，pLDMOS的源端為邏輯高壓8V，柵端由低壓邏輯0～8V電壓控制，因此柵源不再承受高壓。但是nLDMOS的源端為負(fù)電源的最低電位，其柵源需要承受高壓，因此高壓nLDMOS需要采用厚柵氧結(jié)構(gòu)，如圖2(b)所示。

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　　電源的改變不僅僅改變了電路的結(jié)構(gòu)，nLDMOS的厚柵氧，同時(shí)器件的耐壓機(jī)理也發(fā)生了改變。考慮到低壓管的背柵效應(yīng)，SOI材料的襯底只能接地，因此源漏電平的改變將引起nLDMOS和pLDMOS耐壓機(jī)理的改變。圖3是利用工藝(Tsuprem4)、器件(Medici)聯(lián)合仿真得到的正電源和負(fù)電源電平位移電路中高壓nLDMOS和pLDMOS關(guān)態(tài)擊穿時(shí)等勢(shì)線分布對(duì)比圖。對(duì)于nLDMOS，常規(guī)正電源應(yīng)用的襯底電位對(duì)于漂移區(qū)來(lái)說(shuō)是輔助耗盡作用，這就是常規(guī)SOI中的RESURF原理。但是對(duì)于負(fù)電源的nLDMOS來(lái)說(shuō)，襯底不再起輔助耗盡SOI層漂移區(qū)的作用(圖3(b))。對(duì)于pLDMOS來(lái)說(shuō)，情況剛好相反。所以針對(duì)負(fù)電源應(yīng)用，兩種器件都要進(jìn)行相應(yīng)的優(yōu)化處理。

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　　利用工藝器件聯(lián)合仿真，在傳統(tǒng)的正電源應(yīng)用的LDMOS基礎(chǔ)上對(duì)器件的結(jié)構(gòu)參數(shù)進(jìn)行優(yōu)化設(shè)計(jì)。圖4(a)為pLDMOS在漂移區(qū)注入劑量Nd=7 e12cm-2時(shí)關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓與漂移區(qū)長(zhǎng)度Ld(μm)的關(guān)系，以及在漂移區(qū)長(zhǎng)度Ld=9μm情況下關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓與漂移區(qū)注入劑量Nd(cm-2)的關(guān)系。其他參數(shù)為：n型體區(qū)注入劑量5e12 cm-2，Nsink注入劑量3e15 cm-2，P-buffer注入劑量1.5e13 cm-2，溝道長(zhǎng)度3μm，柵極場(chǎng)板3μm。從仿真結(jié)果可以看出：pLDMOS的關(guān)態(tài)耐壓隨漂移區(qū)的增加而增大，隨漂移區(qū)的注入劑量的增大先增大后減小;開(kāi)態(tài)耐壓隨著漂移區(qū)注入劑量的增大而降低，但是在一定范圍內(nèi)漂移區(qū)長(zhǎng)度對(duì)其影響較小。總體上，pLDMOS的關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓都在160V以上，完全能夠滿足8～-100V工作電壓(108V耐壓)的要求。

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　　圖4 (b)為nLDMOS在漂移區(qū)注入劑量Nd=4e11cm-2時(shí)關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓與漂移區(qū)長(zhǎng)度Ld(μm)的關(guān)系，以及在漂移區(qū)長(zhǎng)度Ld=15μm情況下關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓與漂移區(qū)注入劑量Nd(cm-2)的關(guān)系。其他參數(shù)為：p型體區(qū)注入劑量5e13 cm-2，Psink注入劑量3e15 cm-2，N-buffer注入劑量1e13cm-2，溝道長(zhǎng)度3μm，柵極場(chǎng)板3.5μm。相對(duì)于pLDMOS，漂移區(qū)注入劑量和漂移區(qū)長(zhǎng)度對(duì)于開(kāi)態(tài)耐壓、關(guān)態(tài)耐壓的影響不大。同時(shí)關(guān)態(tài)耐壓都能維持在180V以上，但是開(kāi)態(tài)耐壓卻只有90～120V，不能滿足8～100V工作電壓(108V耐壓)的要求。nLDMOS開(kāi)態(tài)耐壓?jiǎn)栴}成為電路、器件設(shè)計(jì)的關(guān)鍵。

　　針對(duì)nLDMOS器件開(kāi)態(tài)耐壓低的問(wèn)題，有針對(duì)性地仿真了溝道長(zhǎng)度、多晶硅柵場(chǎng)板長(zhǎng)度及體區(qū)濃度對(duì)開(kāi)態(tài)耐壓的影響。圖5(a)為nLDMOS的關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓及閾值與溝道長(zhǎng)度(Lch)的關(guān)系?？梢钥闯鰷系篱L(zhǎng)度對(duì)器件的開(kāi)態(tài)耐壓和關(guān)態(tài)耐壓影響很小。閾值隨著溝道長(zhǎng)度的增加而增加，這是由于采用橫向雙擴(kuò)散形成溝道，所以隨著溝道長(zhǎng)度增加，p型體區(qū)的濃度越來(lái)越大，閾值也就越來(lái)越大。圖5(b)為nLDMOS的關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓及閾值與多晶硅柵極場(chǎng)板長(zhǎng)度(LPgate)的關(guān)系。在柵極場(chǎng)板較長(zhǎng)時(shí)，其對(duì)閾值和關(guān)態(tài)耐壓影響很小，當(dāng)柵極場(chǎng)板縮短到多晶硅柵不能覆蓋溝道時(shí)，器件的開(kāi)態(tài)耐壓大幅增加。這時(shí)閾值也迅速增加。雖然多晶硅柵不能完全覆蓋溝道，但是由于開(kāi)態(tài)時(shí)nLDMOS的柵漏電壓差很大，所以仍然能夠在表面形成反型層溝道。因此，大幅減短?hào)艠O場(chǎng)板能有效提高器件的開(kāi)態(tài)耐壓，但是同時(shí)也帶來(lái)了器件不能有效開(kāi)啟的問(wèn)題。圖5(c)為nLDMOS的關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓及閾值與體區(qū)注入劑量(Pbody)的關(guān)系。可以看出增加體區(qū)的注入劑量對(duì)器件的耐壓影響很小。但是隨著注入劑量的增加，體區(qū)濃度增加，所以閾值就增加，同時(shí)器件的開(kāi)態(tài)耐壓也隨之增加。當(dāng)體區(qū)注入劑量達(dá)到5e14cm-2時(shí)，閾值增加緩慢，開(kāi)態(tài)耐壓卻大幅增加，所以只能通過(guò)閾值上的犧牲來(lái)改善nLDMOS的開(kāi)態(tài)擊穿耐壓。

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　　通過(guò)以上分析，發(fā)現(xiàn)提高nLDMOS的開(kāi)態(tài)擊穿電壓最有效的方法是縮短?hào)艠O場(chǎng)板和提高體區(qū)注入劑量。這二種方法的實(shí)質(zhì)提高導(dǎo)通阻抗或降低電流能力。但是對(duì)于普通應(yīng)用的nLDMOS，電流能力本身就比pLDMOS有優(yōu)勢(shì)。當(dāng)應(yīng)用到負(fù)電源電平位移電路中時(shí)，厚柵氧高柵源電壓使得nLDMOS的電流能力更加突出，但是同時(shí)也導(dǎo)致了開(kāi)態(tài)耐壓的降低。所以提高nLDMOS開(kāi)態(tài)擊穿電壓就必須降低其電流能力。如圖6所示，在nLD-MOS正常工作時(shí)，源端的電壓為-100V，此時(shí)飽和電流相差0.05mA/μm。

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　　在縮短?hào)艠O場(chǎng)板到1μm，提高體區(qū)注入劑量到5e14 cm-2的情況下，在得到nLDMOS的閾值電壓為24V，關(guān)態(tài)擊穿電壓215V，開(kāi)態(tài)擊穿電壓140V，能夠滿足-100V電壓的應(yīng)用要求。

　　3 結(jié)束語(yǔ)

　　基于此電路結(jié)構(gòu)設(shè)計(jì)了滿足電路應(yīng)用需求的高壓器件。并對(duì)高壓LDMOS進(jìn)行了優(yōu)化設(shè)計(jì)，尤其是高壓nLDMOS的開(kāi)態(tài)耐壓。得到高壓nLDMOS的關(guān)態(tài)擊穿電壓215V，開(kāi)態(tài)擊穿電壓140V，閾值電壓24V;高壓pLDMOS的關(guān)態(tài)擊穿電壓200V，開(kāi)態(tài)擊穿電壓160V，閾值電壓-1V。