一種DC/DC變換器中差分延遲線ADC的實(shí)現(xiàn) - 全文

　　摘要：文中介紹了一種無需外部時(shí)鐘、可抵消部分工藝偏差的差分延遲線ADC，并對(duì)其建模。該ADC結(jié)構(gòu)簡單、控制信號(hào)在內(nèi)部產(chǎn)生、轉(zhuǎn)換速率快、功耗低，可應(yīng)用在高頻數(shù)字DC/DC控制芯片中。在0.13μmCMOS工藝下仿真表明，在采樣電壓0.7～1.5V范圍內(nèi)，該ADC輸出沒有明顯偏移，線性度良好。

　　關(guān)鍵詞：DC/DC;延遲線ADC;DPWM

　　傳統(tǒng)的DC/DC變換器一般采用模擬控制方式，它具有體積小，功耗低等優(yōu)點(diǎn)，但易受噪聲影響。而數(shù)字控制的DC/DC變換器對(duì)工藝參數(shù)和環(huán)境不敏感、控制算法可通過編程實(shí)現(xiàn)、易于集成，且能大大縮短產(chǎn)品的開發(fā)周期。

　　1 DC/DC變換器結(jié)構(gòu)

　　數(shù)字控制器主要由模數(shù)轉(zhuǎn)換器(ADC)、數(shù)字補(bǔ)償器(Digital Compensator)和數(shù)字脈沖寬度調(diào)制器(DPWM)組成。一種常用的數(shù)字控制器如圖1所示。主電路輸出電壓與基準(zhǔn)電壓經(jīng)ADC進(jìn)行比較并轉(zhuǎn)換為相應(yīng)的數(shù)字誤差信號(hào)，數(shù)字補(bǔ)償器則根據(jù)誤差進(jìn)行補(bǔ)償?shù)玫浇o定數(shù)字信號(hào)。經(jīng)DPWM轉(zhuǎn)換成時(shí)間信號(hào)，控制主電路開關(guān)通斷。

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　　2 延遲線ADC

　　標(biāo)準(zhǔn)CMOS工藝下一個(gè)邏輯門延遲td與電源電壓VDD叻有這樣一個(gè)關(guān)系

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　　其中，K是一個(gè)與器件和工藝有關(guān)的常數(shù)，Vth是MOS器件的閾值電壓。當(dāng)VDD大于Vth時(shí)，td可看作與VDD成反比。

　　延遲線ADC由延遲鏈、寄存器組和譯碼電路組成，結(jié)構(gòu)如圖2所示。一串延遲單元組成延遲鏈。一種可行的延遲單元的結(jié)構(gòu)如圖3所示。它由一個(gè)反相器與一個(gè)或非門級(jí)聯(lián)得到。每個(gè)延遲單元都有一個(gè)輸入端，一個(gè)復(fù)位端和一個(gè)輸出端。

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　　給定一個(gè)開始信號(hào)AD_Stan，經(jīng)一定時(shí)間間隔后產(chǎn)生一個(gè)采樣脈沖信號(hào)sample，作為D觸發(fā)器的控制信號(hào)。在采樣信號(hào)有效時(shí)對(duì)D觸發(fā)器的輸入信號(hào)進(jìn)行鎖存，將D觸發(fā)器的輸出信號(hào)送至譯碼電路得到最后的誤差信號(hào)。圖4是延遲線ADC的時(shí)序圖，假設(shè)圖2中n=8。在采樣信號(hào)有效時(shí)，AD_Start信號(hào)正好傳到第5個(gè)延遲單元，于是q1～q5輸出為1，q6～q8輸出為0。采樣電壓越大，延遲時(shí)間td越小，信號(hào)傳播得越快，輸出的溫度計(jì)碼中的1的個(gè)數(shù)越多。譯碼電路再將溫度計(jì)碼轉(zhuǎn)換為所需要的二進(jìn)制碼。延遲線ADC即通過輸入電源對(duì)延遲鏈供電，根據(jù)延遲鏈延遲時(shí)間的大小來確定輸入的大小。

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　　3 差分延遲線ADC

　　3.1 差分延遲線ADC結(jié)構(gòu)分析

　　延遲線ADC結(jié)構(gòu)簡單，功耗小，但易受工藝和溫度環(huán)境影響，且采樣信號(hào)需外部產(chǎn)生，增加了電路的復(fù)雜性，而且采樣信號(hào)的延遲大小會(huì)影響ADC量化電平的大小，使得系統(tǒng)輸出不易穩(wěn)定。

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　　差分延遲線結(jié)構(gòu)是對(duì)延遲線結(jié)構(gòu)的一種改進(jìn)，結(jié)構(gòu)圖如圖5所示。差分延遲線ADC由兩條全同的延遲鏈組成，主延遲鏈(Primary delay-line)和參考延遲鏈(Reference delay-line)。參考延遲鏈可經(jīng)主延遲鏈復(fù)制而來。兩條差分延遲鏈共用一個(gè)啟動(dòng)信號(hào)AD_Start，使兩條延遲鏈的工作狀態(tài)完全相同。差分延遲鏈的兩個(gè)輸入分別是采樣電壓Vsense和基準(zhǔn)。

　　電壓Vref，Vsense須小于Vref，根據(jù)電壓越大延遲越小的原理，參考延遲鏈先于主延遲鏈傳播完，將與主延遲鏈相連的D觸發(fā)器打開，對(duì)主延遲鏈上的Vsense進(jìn)行采樣。這樣就實(shí)現(xiàn)了將采樣電壓與基準(zhǔn)電壓作比較，再通過譯碼電路得到系統(tǒng)需要的數(shù)字誤差信號(hào)。

　　差分延遲線ADC的控制信號(hào)在內(nèi)部產(chǎn)生，進(jìn)一步簡化了電路結(jié)構(gòu)。采用差分形式輸入，使得采樣電壓和基準(zhǔn)電壓同時(shí)受到溫度和工藝偏差的影響，減少主延遲鏈的延時(shí)偏差。

　　3.2 差分延遲線ADC建模

　　設(shè)延遲鏈中的延遲單元個(gè)數(shù)為N，延遲時(shí)間td是VDD的函數(shù)：td=td(VDD)，則有

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　　即轉(zhuǎn)換時(shí)間Tc是分辨率Vq，延遲時(shí)間td以及延遲函數(shù)的斜率的函數(shù)。

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　　圖6為0.13μm CMOS工藝下單個(gè)延遲單元與VDD的關(guān)系曲線。

　　4 設(shè)計(jì)方法和仿真結(jié)果

　　延遲單元對(duì)精度要求較高，采用全定制設(shè)計(jì)，而譯碼電路對(duì)精度要求較低，采用基于標(biāo)準(zhǔn)庫單元設(shè)計(jì)，整體電路使用Hsim進(jìn)行數(shù)?；旌戏抡妗?/p>

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　　設(shè)計(jì)時(shí)，基準(zhǔn)電壓為1.5V，工作頻率是1.5MHz，輸入電壓從0.7～1.5V線性上升，輸出為譯碼后的結(jié)果，即6位數(shù)字信號(hào)e。Vsense每增加或減少12.5mV，e增加或減少“1”，但e的最大值是63。圖7為0.13μm CMOS工藝下差分延遲線ADC的輸入輸出曲線，可以看出，差分延遲線ADC的輸出沒有明顯偏移，零輸入對(duì)應(yīng)零輸出，線性度良好。

　　5 結(jié)束語

　　該差分延遲線ADC電路結(jié)構(gòu)簡單，不需要外部電路產(chǎn)生控制信號(hào)，可抵消部分工藝偏差。該ADC轉(zhuǎn)換速率很快，功耗低，適合應(yīng)用在高頻數(shù)字DC/DC變換器中。