另一層設(shè)計(jì)考量——混合技術(shù)降低動(dòng)態(tài)功耗

　　隨著行動(dòng)裝置成為市場(chǎng)主流，以及不斷攀升的能源成本和環(huán)保意識(shí)的提高，功耗（power consumption）已成為設(shè)計(jì)人員最關(guān)心的議題。功耗大抵可分為兩部分，其一是靜態(tài)（static）或漏電（leakage）功耗，當(dāng)元件處于待機(jī)狀態(tài)時(shí)該情況自然會(huì)產(chǎn)生；其二是動(dòng)態(tài)功耗（dynamic power），指的是元件切換過程中所產(chǎn)生的功率消耗。就降低功耗而言，兩者都是設(shè)計(jì)上重要的議題；而這份報(bào)告主要是探討動(dòng)態(tài)功耗及如何改善其相關(guān)的度量（metric）。

　　傳統(tǒng)設(shè)計(jì)中的另一層考量

　　過去數(shù)十年來，設(shè)計(jì)人員運(yùn)用合成（synthesis）設(shè)計(jì)塬則進(jìn)行設(shè)計(jì)，如此可產(chǎn)生同步時(shí)脈（synchronous clock-based）的架構(gòu)。在這樣的設(shè)計(jì)方法下，所有的邏輯電路轉(zhuǎn)換由透過時(shí)脈網(wǎng)路分配的主時(shí)脈所支配。若最長(zhǎng)的邏輯路徑（logic path）超過主時(shí)脈的週期時(shí)間，則設(shè)計(jì)人員必須設(shè)法減緩時(shí)脈，或者加快長(zhǎng)路徑的速度。為了最有效地權(quán)衡兩者，設(shè)計(jì)人員會(huì)使用靜態(tài)時(shí)序分析工具，進(jìn)行最長(zhǎng)路徑的運(yùn)算及邏輯電路的最佳化，直到他們達(dá)成所預(yù)定的時(shí)序頻率。

　　以上所述是當(dāng)今設(shè)計(jì)所運(yùn)用的基本方法論，它的效果不錯(cuò)、能達(dá)成每個(gè)技術(shù)節(jié)點(diǎn)的速度優(yōu)化，而且極為可靠。然而就當(dāng)今的設(shè)計(jì)環(huán)境來說，其主要的缺點(diǎn)是它把面積（area）和功率列為第二和第叁考量順位，但以目前消費(fèi)者對(duì)于更小、更快速且強(qiáng)調(diào)功能特色裝置的迫切需求而言，設(shè)計(jì)人員不能再把面積與功率視作次要的設(shè)計(jì)目標(biāo)，而是必須審慎評(píng)估及改善這兩項(xiàng)度量，以滿足當(dāng)今的設(shè)計(jì)要求。

　　當(dāng)我們?cè)谶M(jìn)行同步設(shè)計(jì)分析并將動(dòng)態(tài)功耗納入考慮時(shí)，可以辨識(shí)出兩種造成過度功率耗損的塬因。其中之一是時(shí)脈分配（clock distribution），它能確保所有的邏輯電路與主時(shí)脈同步。整個(gè)時(shí)脈結(jié)構(gòu)上的時(shí)脈偏移對(duì)于晶片的效能有直接的影響，因此必須設(shè)法將時(shí)脈延遲及偏移的發(fā)生降至最低。儘管上述架構(gòu)允許設(shè)計(jì)人員提高時(shí)脈頻率（及效能），但它也會(huì)消耗掉20％到60％的晶片功率，且需要大量的半導(dǎo)體空間。換句話說，這種設(shè)計(jì)方法雖然效率高但成本也高，特別是在功率方面。

　　同步設(shè)計(jì)也意味著電路中的所有轉(zhuǎn)換會(huì)「聚集（bunch up）」在時(shí)脈邊緣。舉例來說，在每個(gè)有效時(shí)脈邊緣上，所有發(fā)生在邏輯路徑的轉(zhuǎn)換會(huì)同時(shí)被執(zhí)行，而當(dāng)條件順著組合邏輯鏈（combinatorial logic chain）被滿足后，這些轉(zhuǎn)換就會(huì)逐漸停止。若以圖示表示，該現(xiàn)象可用鋸齒波形來呈現(xiàn)。而大多數(shù)的動(dòng)態(tài)功率就是在這樣的執(zhí)行過程中被消耗掉的，直到路徑末端幾乎沒有功率被消耗為止。若是在最佳時(shí)序的狀態(tài)下，則最后的轉(zhuǎn)換應(yīng)當(dāng)在下一個(gè)時(shí)脈進(jìn)行前就減弱。

　　就時(shí)序（timing）而言，該方法論的效果不錯(cuò)，若能妥善分配週期中的轉(zhuǎn)換以及消除鋸齒波形，則在任何時(shí)間點(diǎn)所需的最大功率將會(huì)大幅降低，幅度約30％到50％左右。這是因?yàn)?a target="_blank">電源供應(yīng)線不需要處理每個(gè)時(shí)脈周期（clock cycle）一開始產(chǎn)生的眾多元件切換所帶來的電流突波（power surge），也因此可以減少面積并降低功率的浪費(fèi)。

　　有一個(gè)簡(jiǎn)單但不切實(shí)際的解決方式是，建立一個(gè)帶有適當(dāng)延遲的客製邏輯電路（custom logic）去達(dá)成每個(gè)輸出點(diǎn)所欲達(dá)到的功能，藉此妥善調(diào)整功率的分派。這個(gè)做法可以讓速度變得很快，有點(diǎn)類似讓單一印表機(jī)對(duì)上單一電腦，而不是透過區(qū)域網(wǎng)路讓多個(gè)使用者共享一臺(tái)印表機(jī)的資源。然而這樣的架構(gòu)需要大量的面積、邏輯電路及功率才能恰當(dāng)?shù)倪\(yùn)作。我們相信一定有其他更好的方式能達(dá)成時(shí)序、效能、功率及面積的目標(biāo)，同時(shí)又能符合經(jīng)測(cè)試且有效率的合成設(shè)計(jì)方法（methodology of synthesis-based design）。