驅(qū)動(dòng)芯片在PSU電源系統(tǒng)應(yīng)用中有哪些問(wèn)題？如何解決？

通信電源PSU在通訊設(shè)備中擔(dān)任著很重要的角色，PSU問(wèn)題將會(huì)導(dǎo)致整個(gè)通訊設(shè)備無(wú)法正常運(yùn)作。常見(jiàn)的通信電源PSU拓?fù)溆袠蚴?、推挽以及正在興起的非隔離IBB架構(gòu)。所有這些應(yīng)用場(chǎng)景都離不開(kāi)驅(qū)動(dòng)芯片。在驅(qū)動(dòng)芯片的應(yīng)用過(guò)程中，常見(jiàn)的兩類問(wèn)題是異常丟波現(xiàn)象以及輸出通道的誤脈沖，他們會(huì)隨著芯片、系統(tǒng)設(shè)計(jì)上的差異而時(shí)常出現(xiàn)在我們的應(yīng)用中，嚴(yán)重情況會(huì)導(dǎo)致MOS管甚至整個(gè)產(chǎn)品的損壞。本文主要從應(yīng)用角度分析了問(wèn)題的產(chǎn)生原因以及相應(yīng)的設(shè)計(jì)解決方案，確保在設(shè)計(jì)過(guò)程中不會(huì)引入可能的風(fēng)險(xiǎn)。

1.驅(qū)動(dòng)芯片在 PSU電源系統(tǒng)中的應(yīng)用簡(jiǎn)介

在通訊設(shè)備中，系統(tǒng)的供電來(lái)源是由前級(jí)的PSU供電單元提供的。常見(jiàn)的通信PSU輸出分為12V和48V，12V用于給板上數(shù)字部分供電，48V多用于給功放模塊供電。通信PSU常用拓?fù)浼軜?gòu)有推挽、半橋、全橋，不同的拓?fù)浼軜?gòu)通常根據(jù)不同的應(yīng)用場(chǎng)景以及供電需求決定。在通信電源的PA供電部分，IBB（inverting buck-boost）拓?fù)鋺{借其不需要隔離，小體積，低成本的優(yōu)勢(shì)越來(lái)越多的成為在48V PA供電場(chǎng)景的選擇。TI的雙通道隔離驅(qū)動(dòng)器如 系列，其兩個(gè)通道的偏壓供電可以根據(jù)需求靈活配置，芯片內(nèi)部抗干擾能力強(qiáng)，可以廣泛應(yīng)用于驅(qū)動(dòng)各類拓?fù)浼軜?gòu)中的MOS管。

Figure 1. 通信電源PSU的常見(jiàn)應(yīng)用

2.驅(qū)動(dòng)芯片異常丟波問(wèn)題
通常隔離驅(qū)動(dòng)芯片用于驅(qū)動(dòng)橋式拓?fù)渲械纳舷聵虮?，或在管?/p>

Figure 2. IBB典型應(yīng)用拓?fù)?/p>

下面兩張圖分別是實(shí)際應(yīng)用中遇到的以及在EVM板上復(fù)現(xiàn)的發(fā)波異常現(xiàn)象。其中CH1為輸入側(cè)的驅(qū)動(dòng)波形，CH2為相應(yīng)通道的驅(qū)動(dòng)輸出波形（VGS）。可以看到在兩個(gè)案例中驅(qū)動(dòng)的輸出都出現(xiàn)了異常的輸入信號(hào)存在但輸出信號(hào)異常丟失的現(xiàn)象。該異常發(fā)波會(huì)導(dǎo)致PSU不正常工作，如果不及時(shí)斷開(kāi)負(fù)載，還會(huì)造成MOS管的損壞。

Figure 3. 實(shí)際應(yīng)用中遇到的丟波現(xiàn)象

Figure 4. 在EVM板上通過(guò)特定條件復(fù)現(xiàn)的丟波現(xiàn)象

其中實(shí)際異常觸發(fā)條件：48V/1000W系統(tǒng)，IBB拓?fù)洌_(kāi)關(guān)頻率250kHz，驅(qū)動(dòng)器每個(gè)通道驅(qū)動(dòng)5個(gè)并聯(lián)MOS管，柵極串阻2.2ohm。EVM板復(fù)現(xiàn)條件：14V/100A負(fù)載，通過(guò)反復(fù)接入斷開(kāi)負(fù)載可以復(fù)現(xiàn)問(wèn)題。

2.1 針對(duì)異常丟波問(wèn)題的原理分析

通過(guò)對(duì)信號(hào)進(jìn)行分析，以上兩種情景的一個(gè)共同條件是供電軌VDD都受到了不同程度的干擾，下圖是實(shí)際問(wèn)題的展開(kāi)波形，可以看到CH4為VDD，在問(wèn)題發(fā)生時(shí)接受到了比較大的干擾信號(hào)。

Figure 5. 異常丟波問(wèn)題的展開(kāi)波形

基于下面典型的驅(qū)動(dòng)框圖分析干擾的來(lái)源，如果在驅(qū)動(dòng)的輸出端（OUT）有較大信號(hào)波動(dòng)或是噪聲（該擾動(dòng)可以是負(fù)載變化導(dǎo)致，也可能是開(kāi)關(guān)引入的噪聲），通過(guò)芯片內(nèi)部上管的體二極管傳播至VDD引腳。由于擾動(dòng)是通過(guò)內(nèi)部電路及寄生參數(shù)產(chǎn)生和傳遞，無(wú)法通過(guò)外部濾波電路濾除，所以即使調(diào)整外部濾波電容值，也沒(méi)法很好的改善該異?，F(xiàn)象。

VDD引腳上的干擾信號(hào)，進(jìn)一步又會(huì)通過(guò)內(nèi)部供電LDO的體二極管擾亂內(nèi)部供電模塊輸出電壓，或是干擾內(nèi)部供電模塊的邏輯電路，最終使內(nèi)部電壓跌落至芯片的UVLO，將特定通道的輸出關(guān)斷。在內(nèi)部電壓迅速恢復(fù)至UVLO以上后，芯片會(huì)延時(shí)大約50us后，恢復(fù)OUT引腳的正常輸出。同理如果在VSS引腳上有大的干擾時(shí)，也會(huì)對(duì)內(nèi)部電路造成類似影響。

Figure 6. 典型驅(qū)動(dòng)芯片輸出部分電路結(jié)構(gòu)

2.2 如何從系統(tǒng)設(shè)計(jì)上優(yōu)化異常丟波問(wèn)題

要防止丟波問(wèn)題的出現(xiàn)，需要保證VDD信號(hào)的穩(wěn)定，減小電源噪聲并減小耦合噪聲的干擾，可從以下幾個(gè)方面進(jìn)行：1. 增大RG或增加串聯(lián)磁珠；3.多管并聯(lián)系統(tǒng)中注意系統(tǒng)設(shè)計(jì)。

解決干擾問(wèn)題一個(gè)簡(jiǎn)單有效的方式就是增大RG，柵極串聯(lián)電阻RG會(huì)影響柵極電路上的震蕩以及耦合到芯片內(nèi)部的干擾信號(hào)大小。下圖是常見(jiàn)應(yīng)用中的輸出部分的等效模型，輸入電容（圖中Cgd+Cgs）和源級(jí)電感Ls（圖中L4）之間會(huì)產(chǎn)生較大的諧振，增加合適的RG則有利于抑制震蕩，同時(shí)使開(kāi)關(guān)速度設(shè)定在合理的范圍，保證系統(tǒng)高效工作。

Figure 7. 驅(qū)動(dòng)電路簡(jiǎn)化等效模型

為了初步評(píng)估系統(tǒng)中存在的寄生電感Ls，我們?cè)诓唤覴G條件下測(cè)量震蕩波形。由LC諧振公式：

，通過(guò)觀察振鈴的震蕩頻率可以得到：

。在選擇RG上令系統(tǒng)處于臨界阻尼到欠阻尼狀態(tài)即可：

（另外需要再減去驅(qū)動(dòng)和MOS管部分的電阻值）。實(shí)際測(cè)試過(guò)程中，可以從Q=1/2開(kāi)始測(cè)試所選電阻值以及觀察MOS管的開(kāi)關(guān)速度以及震蕩情況是否能夠滿足系統(tǒng)的設(shè)計(jì)需求，如果開(kāi)關(guān)速度不夠可以適當(dāng)減小RG或是選擇驅(qū)動(dòng)電流能力更強(qiáng)的驅(qū)動(dòng)器，如果震蕩情況影響系統(tǒng)性能，則適當(dāng)增加RG。下面是在問(wèn)題系統(tǒng)中，適當(dāng)增加RG后的測(cè)試結(jié)果，可以看到RG增大后，問(wèn)題得到顯著改善。

Figure 8. 實(shí)際應(yīng)用電路中柵極電阻設(shè)置為2ohm的問(wèn)題波形

Figure 9. 實(shí)際應(yīng)用電路中柵極電阻增大為75ohm問(wèn)題消失

對(duì)于實(shí)際應(yīng)用系統(tǒng)，增大RG會(huì)帶來(lái)系統(tǒng)的損耗以及開(kāi)關(guān)速度的變慢，往往對(duì)于特定設(shè)計(jì)系統(tǒng)，RG期望的阻值會(huì)小于10ohm，因此該方案有很多限制。

除了增大RG，另一個(gè)行之有效的方案是在柵極串入磁珠，相較于電阻的方案磁珠在低頻條件下阻值更低，在不影響驅(qū)動(dòng)電流，不改變開(kāi)關(guān)表現(xiàn)前提下又能夠很好的抑制高頻下的耦合噪聲。

Figure 10. (a) 磁珠阻抗與頻率的關(guān)系 (b) RG與磁珠在電路中的作用原理

在多管并聯(lián)的布板設(shè)計(jì)中，應(yīng)該盡可能保證每一個(gè)MOS管的柵極電阻都靠近各自的MOS管，而不是將各電阻集中并聯(lián)，參考下圖所示。左圖所示布板方案可能會(huì)導(dǎo)致并聯(lián)MOS管線路之間發(fā)生均流震蕩，進(jìn)而導(dǎo)致系統(tǒng)不穩(wěn)定。

Figure 11. (a) 發(fā)生丟波問(wèn)題的電路設(shè)計(jì) (b) 優(yōu)化后正常發(fā)波的電路設(shè)計(jì)

3.驅(qū)動(dòng)芯片輸出引腳誤脈沖現(xiàn)象
驅(qū)動(dòng)芯片在應(yīng)用過(guò)程中另一個(gè)常見(jiàn)的問(wèn)題是，在沒(méi)有輸入信號(hào)的情況下，對(duì)應(yīng)的輸出通道出現(xiàn)異常脈沖的現(xiàn)象。該誤脈沖可能會(huì)超過(guò)MOS管的開(kāi)通閾值，造成不期望的MOS管誤開(kāi)通以及很嚴(yán)重的系統(tǒng)直通情況。下圖是實(shí)際應(yīng)用中遇到的誤脈沖現(xiàn)象，CH2是驅(qū)動(dòng)芯片LO，CH1是HO，起機(jī)過(guò)程中，輸入信號(hào)控制LO進(jìn)行開(kāi)關(guān)動(dòng)作，而在HO對(duì)應(yīng)輸入為低電平。理論上HO應(yīng)該與輸入信號(hào)一致為低，但從實(shí)驗(yàn)結(jié)果可以發(fā)現(xiàn)，在HO引腳看到了一定幅值的脈沖信號(hào)。

Figure 12. 起機(jī)過(guò)程中出現(xiàn)的誤脈沖現(xiàn)象

起機(jī)過(guò)程中的誤脈沖信號(hào)，會(huì)給PSU系統(tǒng)帶來(lái)可靠性風(fēng)險(xiǎn)，嚴(yán)重情況下可能出現(xiàn)直通現(xiàn)象，損壞供電系統(tǒng)。

3.1 誤脈沖現(xiàn)象成因分析

下面為驅(qū)動(dòng)芯片典型的內(nèi)部框圖，在VDD-VSS之間的電壓建立至內(nèi)部UVLO閾值之前，芯片內(nèi)部的Rclamp會(huì)起作用，將OUT下拉到地。在VDD-VSS之間電壓上升至UVLO閾值以上后，芯片的輸出完全由輸出通道內(nèi)部的上下管開(kāi)關(guān)來(lái)決定：輸入信號(hào)為高時(shí)輸出上拉至VDD，輸入信號(hào)為低時(shí)輸出下拉到地，以此保證輸出邏輯正確。通常誤脈沖現(xiàn)象出現(xiàn)在VDD-VSS之間電壓建立至UVLO之前。

Figure 13. 驅(qū)動(dòng)芯片內(nèi)部下拉電路典型框圖

在VDD-VSS低于UVLO期間，芯片內(nèi)部會(huì)產(chǎn)生相應(yīng)的驅(qū)動(dòng)信號(hào)，來(lái)開(kāi)通Rclamp電路（為MOS管結(jié)構(gòu)，Rclamp實(shí)際為MOS管導(dǎo)通電阻）。該驅(qū)動(dòng)信號(hào)的產(chǎn)生會(huì)在VDD-VSS建立電壓后，經(jīng)過(guò)一定延時(shí)（大約幾十微秒，隨芯片不同而不同）產(chǎn)生，同時(shí)信號(hào)的產(chǎn)生到下拉電路的完全開(kāi)通是需要一定的時(shí)間的，這兩個(gè)因素導(dǎo)致了，當(dāng)VDD-VSS之間電壓上升過(guò)快時(shí)，內(nèi)部驅(qū)動(dòng)信號(hào)來(lái)不及將下拉電路打開(kāi)，從而在起機(jī)期間芯片無(wú)法很好的實(shí)現(xiàn)下拉功能。這種情況下當(dāng)輸出引腳有耦合噪聲的存在時(shí)，我們會(huì)在柵極路徑上看到誤脈沖。

3.2 誤脈沖的預(yù)防與解決方案

因?yàn)檎`脈沖問(wèn)題是由于內(nèi)部下拉電路反應(yīng)時(shí)間的差異化所導(dǎo)致，優(yōu)化思路可以是將VDD-VSS建立過(guò)程放緩，或是在系統(tǒng)設(shè)計(jì)時(shí)注意給VDD-VSS提供一個(gè)預(yù)充電壓，一個(gè)可靠的方案則是在電路中增加下拉電路，確保MOS管不會(huì)因?yàn)楦蓴_誤觸發(fā)。

3.2.1 調(diào)整BOOT電壓建立速度

VDD-VSS的電壓建立過(guò)程是通過(guò)RBOOT，二極管，以及下管的導(dǎo)通狀態(tài)給CBOOT電容充電來(lái)實(shí)現(xiàn)的。針對(duì)RBOOT和CBOOT進(jìn)行數(shù)值調(diào)整，可以將電容充電到穩(wěn)定的時(shí)間進(jìn)行延長(zhǎng)或縮短。下圖分別展示了不同的RC配置下的VDD-VSS電壓建立過(guò)程。

Figure 14. RBOOT=0hom CBOOT=10uF 設(shè)置下的起機(jī)BOOT波形

Figure 15. RBOOT=5hom CBOOT=10uF 設(shè)置下的起機(jī)BOOT波形

CH1為VDD-VSS電壓建立波形，CH4為充電電流波形?？梢钥吹?，適當(dāng)?shù)腞C取值，不僅能夠減小VDD-VSS間的電流尖峰，還有助于將電壓建立的斜率變緩，使內(nèi)部下拉信號(hào)有充足的時(shí)間來(lái)響應(yīng)。
由于市面上驅(qū)動(dòng)芯片設(shè)計(jì)和針對(duì)應(yīng)用場(chǎng)景不同，有的二極管集成在芯片內(nèi)部，所以需要使用者在具體應(yīng)用過(guò)程中，根據(jù)需要和所用芯片來(lái)調(diào)整RC取值，下面是一些RC選擇上的建議：

● 電阻取值一般選擇在1~20ohm，且需要滿足

，其中Ipeak為所選擇二極管的最大電流，V（diode）為二極管上的壓降。

● 有時(shí)二極管部分集成在驅(qū)動(dòng)芯片內(nèi)部，此時(shí)可以根據(jù)具體情況調(diào)節(jié)CBOOT，CBOOT需要能夠保證VDD-VSS上的電壓能夠在UVLO之上：

-因此要求BOOT電容上能承受最大電壓為：

-開(kāi)關(guān)周期內(nèi)需要提供的電荷量：

-可以計(jì)算出BOOT電容的最小值為：

其中：
VDD為驅(qū)動(dòng)供電電壓；
V(diode)為二極管正向?qū)▔航担?br /> VHBL為VDD-VSS下降沿UVLO，即考慮回差后的UVLO值；
QG是驅(qū)動(dòng)MOS管的Q值之合；
IHBS是VDD-VSS間漏電流；
IHB是VDD靜態(tài)電流
需要注意的是二極管的反向恢復(fù)應(yīng)力，如上述實(shí)驗(yàn)中的RC組合中開(kāi)關(guān)頻率約為100kHz，占空比為40%，下管的導(dǎo)通時(shí)間大約為6us，則需注意的是在6us下管關(guān)閉時(shí)，二極管上的反向恢復(fù)應(yīng)力能夠滿足芯片或是選擇二極管的指標(biāo)要求。

3.2.2 為VDD-VSS建立預(yù)充電壓

另一個(gè)解決誤脈沖問(wèn)題的方案是給VDD-VSS提供一個(gè)預(yù)充電壓，這樣能讓內(nèi)部下拉電路的觸發(fā)信號(hào)能夠提前響應(yīng)。一個(gè)簡(jiǎn)便的方式是在上下管VSS之間直接入預(yù)充電阻，這樣在上電后，VDD會(huì)通過(guò)RBOOT，二極管，預(yù)充電阻來(lái)給CBOOT進(jìn)行充電，在下管發(fā)波之前，就能讓內(nèi)部下拉電路提前響應(yīng)，確保VDSS-VSS超過(guò)UVLO之前，上管不會(huì)出現(xiàn)誤脈沖問(wèn)題。

Figure 16. 為設(shè)計(jì)增加預(yù)充電壓回路

在加入預(yù)充電阻后，系統(tǒng)起機(jī)過(guò)程中的測(cè)試波形如下所示，通道之間不再有干擾導(dǎo)致的誤脈沖。需要考慮的是系統(tǒng)上電到發(fā)波之間的預(yù)留時(shí)間treserve決定了Rpre-charge以及CBOOT的取值。具體參考公式：

Figure 17. 加入VBOOT預(yù)建立電路后的發(fā)波波形

3.2.3 為柵極增加外部下拉電路

如果系統(tǒng)設(shè)計(jì)允許，一個(gè)保險(xiǎn)的方式是在電路中加入下拉電路（下圖中BJT管Q4），當(dāng)柵極電壓受到干擾出現(xiàn)較大波動(dòng)時(shí)，BJT電路會(huì)接通，將柵極強(qiáng)行下拉到地防止MOS管的誤開(kāi)通。

Figure 18. 外部增加?xùn)艠O下拉電路

下圖為加入外部下路電路后的柵極電壓仿真波形。虛線代表之前系統(tǒng)可能存在的柵極干擾，實(shí)線代表加入下拉電路后柵極電壓波形，可以發(fā)現(xiàn)下拉電路將柵極干擾電壓幅值以及電壓回落所需時(shí)間都大大縮小，防止了可能出現(xiàn)的MOS管誤觸發(fā)風(fēng)險(xiǎn)。

Figure 19. 下拉電路對(duì)柵極電壓擾動(dòng)改善的仿真結(jié)果