基于CMOS工藝的高阻抗并行A/D芯片TLC5510

　　1　概述

　　TLC5510是美國TI公司生產(chǎn)的新型模數(shù)轉(zhuǎn)換器件(ADC)，它是一種采用CMOS工藝制造的8位高阻抗并行A/D芯片，能提供的最小采樣率為20MSPS。由于TLC5510采用了半閃速結(jié)構(gòu)及CMOS工藝，因而大大減少了器件中比較器的數(shù)量，而且在高速轉(zhuǎn)換的同時能夠保持較低的功耗。在推薦工作條件下，TLC5510的功耗僅為130mW。由于TLC5510不僅具有高速的A/D轉(zhuǎn)換功能，而且還帶有內(nèi)部采樣保持電路，從而大大簡化了外圍電路的設計;同時，由于其內(nèi)部帶有了標準分壓電阻，因而可以從+5V的電源獲得2V滿刻度的基準電壓。TLC5510可應用于數(shù)字TV、醫(yī)學圖像、視頻會議、高速數(shù)據(jù)轉(zhuǎn)換以及QAM解調(diào)器等方面。

　　2　內(nèi)部結(jié)構(gòu)、引腳說明及工作原理

　　2.1 TLC5510的引腳說明

　　TLC5510為24引腳、PSOP表貼封裝形式(NS)。其引腳排列如圖1所示。各引腳功能如下：

　　AGND：模擬信號地;

　　ANALOG IN：模擬信號輸入端;

　　CLK：時鐘輸入端;

　　DGND：數(shù)字信號地;

　　D1～D8：數(shù)據(jù)輸出端口。D1為數(shù)據(jù)最低位，D8為最高位;

　　OE：輸出使能端。當OE為低時，D1～D8 數(shù)據(jù)有效，當OE為高時，D1～D8為高阻抗;

　　VDDA：模擬電路工作電源;

　　VDDD：數(shù)字電路工作電源;

　　REFTS ：內(nèi)部參考電壓引出端之一，當使用內(nèi)部電壓分壓器產(chǎn)生額定的2V基準電壓時，此端短路至REFT端;

　　REFT：參考電壓引出端之二;

　　REFB：參考電壓引出端之三;

　　REFBS ：內(nèi)部參考電壓引出端之四，當使用內(nèi)部電壓基準器產(chǎn)生額定的2V基準電壓時，此端短路至REFB端。

　　2.2 TLC5510的內(nèi)部結(jié)構(gòu)及工作過程

　　TLC5510的內(nèi)部結(jié)構(gòu)如圖2所示。由圖中可以看出：TLC5510模數(shù)轉(zhuǎn)換器內(nèi)含時鐘發(fā)生器、內(nèi)部基準電壓分壓器、1套高4位采樣比較器、編碼器、鎖存器、2套低4位采樣比較器、編碼器和1個低4位鎖存器等電路。TLC5510的外部時鐘信號CLK通過其內(nèi)部的時鐘發(fā)生器可產(chǎn)生3路內(nèi)部時鐘，以驅(qū)動3組采樣比較器?；鶞孰妷悍謮浩鲃t可用來為這3組比較器提供基準電壓。輸出A/D信號的高4位由高4位編碼器直接提供，而低4位的采樣數(shù)據(jù)則由兩個低4位的編碼器交替提供。

　　TLC5510的工作時序見圖3。時鐘信號CLK在每一個下降沿采集模擬輸入信號。第N次采集的數(shù)據(jù)經(jīng)過2.5個時鐘周期的延遲之后，將送到內(nèi)部數(shù)據(jù)總線上。

　　在圖3所示的工作時序的控制下，當?shù)谝粋€時鐘周期的下降沿到來時，模擬輸入電壓將被采樣到高比較器塊和低比較器塊，高比較器塊在第二個時鐘周期的上升沿最后確定高位數(shù)據(jù)，同時，低基準電壓產(chǎn)生與高位數(shù)據(jù)相應的電壓。低比較塊在第三個時鐘周期的上升沿的最后確定低位數(shù)據(jù)。高位數(shù)據(jù)和低位數(shù)據(jù)在第四個時鐘周期的上升沿進行組合，這樣，第N次采集的數(shù)據(jù)經(jīng)過2.5個時鐘周期的延遲之后，便可送到內(nèi)部數(shù)據(jù)總線上。此時如果輸出使能OE有效，則數(shù)據(jù)便可被送至8位數(shù)據(jù)總線上。由于CLK的最大周期為50ns，因此，TLC5510數(shù)模轉(zhuǎn)換器的最小采樣速率可以達到20MSPS。

　　3 在線陣CCD數(shù)據(jù)系統(tǒng)中的應用

　　圖4 為TLC5510的典型外接電路。圖中的FB1～FB3為高頻磁珠，模擬供電電源AVDD經(jīng)FB1～FB3為三部分模擬電路提供工作電流，以獲得更好的高頻去耦效果。

　　筆者研制的該線陣CCD數(shù)據(jù)采集系統(tǒng)主要由時序發(fā)生器、CCD驅(qū)動電路、視頻信號預處理電路及ADC、數(shù)據(jù)存儲器、PC機等組成。TLC5510的高速、內(nèi)帶采樣保持電路等特點使其更利于該設計。TLC5510的主要作用是將CCD輸出的高速模擬視頻信號轉(zhuǎn)換為與其模擬幅值相對應的8位數(shù)字視頻信號。圖5是筆者設計的視頻信號A/D轉(zhuǎn)換器TLC5510的外圍電路。TLC5510可使用外部和內(nèi)部兩種基準電壓連接方法。其中外部基準電壓從引腳REFT和REFB接入，并應滿足：

　　VREFB+2V≤VREF≤VDDA

　　0≤VREFB≤VREFB-2V

　　2V≤VREFT-VREFB≤5V

　　對于從零電平開始的正極性模擬輸入電壓，REFB應當連接到模擬地AGND。VREFT的范圍為2V～5V。如果要簡化電路，可利用TLC5510的內(nèi)部分壓電阻從模擬電源電壓VDDA上取得基準電壓。在本設計中，CCD輸出的模擬視頻信號經(jīng)過反相、濾波、放大之后即為從零電平開始的正極性模擬電壓信號。因此，為了簡化電路并同時滿足設計要求，筆者選用了TLC5510的內(nèi)部基準方式，同時，因為CCD視頻信號是2V基準，所以，根據(jù)TLC5510的自身的特點，在設計過程中，筆者將REFBS端與AGND，而將REFTS與VDDA端相連，同時將REFBS短接至REFB端，REFTS短接至REFT端來獲得2V基準電壓。

　　在用該數(shù)據(jù)采集系統(tǒng)采集數(shù)據(jù)的過程中，當CCD輸出端輸出視頻信號時，在由時序發(fā)生器產(chǎn)生的A/D轉(zhuǎn)換控制時鐘CLK的同步控制下， TLC5510會將差動放大、低通濾波后的CCD模擬視頻信號實時地轉(zhuǎn)換為與其模擬幅值相對應的8位數(shù)字信號，當TLC5510的輸出使能 OE為低電平且高速數(shù)據(jù)存儲器的地址譯碼控制和寫控制均有效時，系統(tǒng)可將轉(zhuǎn)換結(jié)果存入高速數(shù)據(jù)存儲器，以等待PC機的讀取。為了使CCD輸出的視頻信號能夠正確可靠的轉(zhuǎn)換和存儲，在設計過程中，筆者對TLC5510的工作控制時鐘CLK、輸出使能OE及高速數(shù)據(jù)存儲器的地址譯碼控制時鐘、讀寫控制時鐘的周期做了具體的時間預算，并對它們之間的邏輯相位關(guān)系做了詳細的研究。根據(jù)預算，筆者將時序發(fā)生器內(nèi)部的計數(shù)器、比較器、邏輯門以及D觸發(fā)器等進行逐級分頻和邏輯組合，從而使其產(chǎn)生正確可靠的時序邏輯。系統(tǒng)及數(shù)據(jù)分析實驗證明，采用TLC5510作為線陣CCD視頻信號的A/D轉(zhuǎn)換芯片，其接口電路簡單實用，使用方便，穩(wěn)定性好。

　　4　結(jié)束語

　　在對TLC5510模數(shù)轉(zhuǎn)換器及其在線陣CCD數(shù)據(jù)采集系統(tǒng)的應用設計中，筆者通過實驗總結(jié)出如下經(jīng)驗：

　　(1) 為了減少系統(tǒng)噪聲，外部模擬和數(shù)字電路應當分離，并應盡可能屏蔽。

　　(2) 因為TLC5510芯片的AGND和DGND在內(nèi)部沒有連接，所以，這些引腳需要在外部進行連接。為了使拾取到的噪聲最小，最好把隔開的雙絞線電纜用于電源線。同時，在印制電路板布局上還應當使用模擬和數(shù)字地平面。

　　(3) VDDA至AGND和VDDD至DGND之間應當分別用1μF電容去耦，推薦使用陶瓷電容器。對于模擬和數(shù)字地，為了保證無固態(tài)噪聲的接地連接，試驗時應當小心。

　　(4) VDDA、AGND以及ANALOG IN 引腳應當與高頻引腳CLK和D0～D7隔離開。在印制電路板上，AGND的走線應當盡可能地放在ANALOG IN 走線的兩側(cè)以供屏蔽之用。

　　(5) 為了保證TLC5510的工作性能，系統(tǒng)電源最好不要采用開關(guān)電源。