ADC外圍電路的設(shè)計

　　在使用ADC芯片時，由于ADC的型號多樣化，其性能各有局限性，所以為了使ADC能夠適應(yīng)現(xiàn)場需要以及滿足后繼電路的要求，必需對ADC的外圍電路進行設(shè)計。ADC外圍電路的設(shè)計通常包括模擬電路、數(shù)字電路和電源電路的設(shè)計。

　　1 模擬電路的設(shè)計

　　1.1 前置放大器電路的設(shè)計

　　市場上除了少數(shù)的ADC本身帶有放大電路外，多數(shù)ADC都不具備此結(jié)構(gòu)，而一般模/數(shù)轉(zhuǎn)換系統(tǒng)的模擬輸入信號是比較小的，因此通常需要使用模擬放大器，來提升輸入電壓。模擬放大器一般選用集成運算放大器、儀表放大器或隔離放大器等。使用模擬放大器時要著重考慮放大器的帶寬和精度，當(dāng)選擇運算放大器時，其帶寬和精度都應(yīng)當(dāng)優(yōu)于所選擇的ADC。

　　模擬放大器不僅能放大模擬輸入信號，而且還具有阻抗變化的作用。對于輸入電阻比較小的ADC，而信號源的內(nèi)阻又比較大時，需要選用高輸入阻抗、低輸出阻抗的放大器，有時也可以加接電壓跟隨器，以提高輸入阻抗，從而達到匹配的目的。

　　1.2 采樣保持電路的設(shè)計

　　采樣保持電路可以使ADC轉(zhuǎn)換器在轉(zhuǎn)換期間保持電壓不變，因此對于沒有采樣保持電路的ADC，必需在模擬輸入之前加接采樣保持電路。在選用采樣保持器時，要注重捕獲時間和頂級率的選擇，因為它們直接關(guān)系到模/數(shù)轉(zhuǎn)換系統(tǒng)的整體性能。捕獲時間實質(zhì)就是采樣保持器的采樣階段所需的時間，它要與ADC的轉(zhuǎn)換時間合理配合，過大則影響ADC的轉(zhuǎn)換速率，過小則容易產(chǎn)生功能混亂或數(shù)據(jù)丟失等現(xiàn)象。

　　在ADC進行轉(zhuǎn)換的過程中，采樣保持電路進入保持階段。通常采樣保持電路是靠電容來進行電壓保持的，由于電容和采樣開關(guān)中漏電流以及保持電路中偏置電流的影響，使保持的模擬電壓隨時間的延續(xù)而有所下降(或上升)，其下降的速率就是采樣保持電路的頂級率。頂級率過大就會影響轉(zhuǎn)換精度。頂級率和捕獲時間不但與采樣保持電路有關(guān)，而且還與外接的保持電容有關(guān)，增大電容時，可以減小頂級率，但捕獲時間將增大，因此需要全面考慮。對于模擬輸入電壓變化緩慢的系統(tǒng)，可以不使用采樣保持電路，一般模擬輸入電壓變化不超過1/2LSB時，就可不用。

　　1.3 多路開關(guān)的設(shè)計

　　多路開關(guān)也是ADC的主要外圍設(shè)備之一。設(shè)計時需要注意以下問題：實際中，部分ADC的輸入電阻較小，而模擬多路開關(guān)并不是理想開關(guān)，其導(dǎo)通電阻較大，因此ADC與模擬多路開關(guān)之間的阻抗并不匹配，這將影響整個系統(tǒng)的運行精度，因此不容忽視，這時可在多路開關(guān)與ADC之間加接高輸入阻抗的電壓跟隨器;此外模擬多路開關(guān)存在漏電流，而且各路開關(guān)是并聯(lián)的，當(dāng)開關(guān)的路數(shù)較多時，漏電流就不能忽視，這時可采用分級模擬開關(guān)來解決這個問題;在多通道的數(shù)據(jù)采集系統(tǒng)中，當(dāng)通道切換時，模擬電壓將產(chǎn)生階躍變化，這時應(yīng)等階躍變化穩(wěn)定后，再讓采樣保持電路進入采樣階段;具有分級流水結(jié)構(gòu)的ADC和∑-△型的ADC，其輸出的數(shù)據(jù)是滯后的，因此需要全面考慮轉(zhuǎn)換器外圍電路所需的穩(wěn)定時間以及ADC對多路開關(guān)的階躍變化所需的響應(yīng)時間等。

　　2 數(shù)字外圍電路的設(shè)計

　　ADC的輸出是數(shù)字電路，它與后繼電路相連接所需要的數(shù)據(jù)線可以分為并行接口和串行接口兩種型式。

　　2.1 并行接口電路的設(shè)計

　　絕大多數(shù)ADC的數(shù)據(jù)輸出都具備并行接口，可以很方便地與下級電路(微處理器等)的數(shù)據(jù)總線相連接，數(shù)據(jù)傳送速度快。ADC的數(shù)據(jù)總線常用的有8位和16位，但一般10～16位的ADC既能與16位的接口方式與16位的微控制器直接相連，又能以8位接口方式與8位微控制器相連。并行接口除了并行的數(shù)據(jù)線外，還需要許多控制信號線和狀態(tài)信號線，如啟動轉(zhuǎn)換信號線、讀/寫信號線、片選信號線等。由于各種ADC的芯片各不相同，所以在設(shè)計時，必須弄清具體型號的各信號定義、時序以及使用微控制器的總線時序，從而才能設(shè)計出滿足時序要求的接口電路。

　　2.2 串行接口電路的設(shè)計

　　串行接口只需要1根雙向數(shù)據(jù)線、或者2條傳輸方向相反的數(shù)據(jù)線和少量的控制線。這樣能大大地減少芯片的引腳數(shù)目，進而簡化了整機的布線。實際中多數(shù)微型控制器都有串行接口，這樣給串行數(shù)據(jù)輸出的ADC使用提供了便利的條件，不過這種傳輸方式速度慢、效率低，但隨著芯片工作頻率的提高，串行傳輸速率也得到了改善。常見的串行接口有通用異步接收/發(fā)送器、串行外圍接口和I2C總線等，設(shè)計時應(yīng)根據(jù)具體情況采取相應(yīng)的方式。

　　3 電源和接地的設(shè)計

　　在ADC電路中既含有模擬信號，又含有數(shù)字信號，而模擬信號部分是精密的信號處理電路，例如分辨率為10位5V量程的ADC，所對應(yīng)1LSB的模擬電壓為4.88mV。數(shù)字電路部分是與其他邏輯電路連接在一起的，工作信號為脈沖信號，信號的幅度大，頻譜寬。對于模擬信號來說，數(shù)字信號是一個干擾源，地線噪聲可達幾十毫伏，甚至幾百毫伏。如果存在接地不良，布線不當(dāng)?shù)纫蛩?，那么?shù)字噪聲將嚴重影響模擬信號部分的精度，甚至無法工作，所以對于高速ADC或高分辨率的轉(zhuǎn)換系統(tǒng)要特別重視印制電路板的布線以及電源的去耦問題。為了減小地線噪聲干擾可以采取下列措施：

　　3.1 參考點的設(shè)計

　　AGND與DGND分開，建立模擬參考點，把所有的模擬部分都接到這個參考點上。此外還應(yīng)注意合理布局，盡量縮短地線的長度，加大地線的橫截面積等。

　　3.2 AGND和DGND連接的設(shè)計

　　AGND接模擬參考點，DGND接數(shù)字電路，并與數(shù)字電源地相連接，并且AGND和DGND只在靠近ADC的引腳一處進行連接。

　　3.3 電源接線的設(shè)計

　　多數(shù)ADC使用的不止是一種電源，通常5 V電源供數(shù)字部分使用，15 V電源供模擬部分使用。這兩組電源要分別接到AGND和DGND上，同時注意這兩組電源的變壓器繞組之間應(yīng)具有良好的絕緣和良好的靜電隔離。

　　3.4 電源去耦的設(shè)計

　　ADC的電源要加去耦電容，并且安裝時電容要盡量靠近ADC的電源。一般情況下，電容可用1～10μF鉭電容與0.01～0.1μF高頻瓷介電容并聯(lián)。

　　3.5 高低噪聲電路接地的設(shè)計

　　數(shù)字電路中的高頻信號電路和大電流電路屬于高噪聲電路，而ADC接口中的數(shù)字信號則屬于低噪聲電路，因此兩者應(yīng)各有接地參考點。前面是地線連接時需要考慮的問題，但是在實際中各電路結(jié)構(gòu)和參數(shù)的差別很大，所以一般不能采取同一模式。對于一些ADC芯片說明書中已經(jīng)給出了電源和地線以及芯片評估板的印制電路布線圖，使用時要按照說明書去連接，這樣才能達到系統(tǒng)的預(yù)期指標(biāo)。

　　4 信號隔離的設(shè)計

　　從上面的分析可知，合理的布線和接地可以有效地抑制噪聲干擾，但由于模擬信號和數(shù)字信號仍存在共地，所以要徹底消除數(shù)字噪聲對模擬信號的影響是不可能的。此外，模擬信號在傳輸線上也容易受到干擾，這些干擾不僅對模擬信號有影響，對數(shù)字電路影響更大，嚴重時會產(chǎn)生運行錯誤。因此采取隔離措施可以進一步抑制干擾，常用的隔離元件是光電耦合器。根據(jù)隔離位置的不同，可分為2種隔離方式：一種是隔離模擬信號端;另一種是隔離數(shù)字信號端。由于數(shù)字信號的工作頻率較高，所以必須采用高速光電耦合器或采取加速措施，并且在微處理器中加人等待周期或增加信號鎖存器等，以協(xié)調(diào)光電耦合器引來的延遲時間，這將帶來接口電路的復(fù)雜性和降低系統(tǒng)響應(yīng)速度的負面影響。在實際應(yīng)用中，由于對不同系統(tǒng)的技術(shù)要求各有不同，所以ADC外圍電路的設(shè)計也要根據(jù)具體情況采用不同的方法。