FPGA數(shù)字核脈沖電路 - FPGA電子電路設計圖集錦TOP12 —電路圖天天讀（105）

　　TOP3 FPGA數(shù)字核脈沖分析器硬件電路

　　I/O 兼容恐怕是大勢所趨。設計IOB 的概念和技術還有很多，這里不做介紹了。還有一部分就是FPGA 內(nèi)部的功能模塊，是制造商根據(jù)實際需要放置在FPGA 內(nèi)部的。比如數(shù)字時鐘管理模塊即DCM，Xilinx 公司的FPGA 全都具有這種功能。比如相位環(huán)路鎖定。PLL 需要一個外部時鐘輸入（晶振），經(jīng)過內(nèi)部處理后（包括分頻和倍頻）可以提供在頻率和相位上都比較穩(wěn)定的一定范圍內(nèi)的時鐘。還有不得不提的內(nèi)部不占用邏輯資源的塊RAM。RAM 塊可用作為單口RAM、雙口RAM、內(nèi)容地址存儲器以及FIFO（first in first out）等常用存儲器甚至ROM，移位寄存器。這對于小量數(shù)據(jù)緩存很有用，強化了FPGA的應用性。在選擇FPGA 時，芯片內(nèi)部塊RAM 的資源多少也是衡量的一個重要因素。單獨塊RAM 的容量為18kbit 寬為18Bit、深度為1024，可以根據(jù)實際需要改變其位寬和深度，但有兩點限制：首先就是修改后塊RAM 的容量（位寬深度）不能大于單片塊RAM 容量；而且位寬最大不能超過36Bit，可以將多片塊RAM 聯(lián)起來形成內(nèi)存更大的RAM，此時只受限于芯片內(nèi)塊RAM 的數(shù)量，而不再受上面兩條原則約束。不過在Quartus 中，具體操作起來很方便。還有底層內(nèi)嵌功能單元包括內(nèi)嵌專用硬核如乘法器等。它對于數(shù)字信號的運算處理提供極大的便利。

　　SPI 接口控制電路

　　圖4-1 SPI模式連接圖

　　該工程模塊的SPI 接口四條信號線分別定spi_cs_n，spi_clk，spi_miso 和spi_mosi。其中spi_cs_n 是數(shù)據(jù)控制使能信號，當要對芯片進行操作時，此信號低電平有效。也就是說在同一條主線上可以連接多個SPI。spi_clk是SPI 同步時鐘信號，數(shù)據(jù)信號在該時鐘的控制下進行逐位傳輸。spi_miso 和spi_mosi 是主從機進行通信的數(shù)據(jù)信號，spi_miso即主機的輸入或者說是從機的輸出spi_mosi 即主機的輸出或者說是從機的輸入。

　　VGA 顯示驅動模塊

　　標準VGA 一共有15 針，真正用到的接口不多，只有5 個，場同步信號和列同步信號是為了讓VGA 接收部分知道過來的數(shù)據(jù)是對應哪一行哪那一列。還有三原色信號，本課題硬件三原色信號通過連接不同的電阻后直接與I/O 接口相連（可理解為簡易的DA 轉換），這樣就可以顯示256 色了。內(nèi)部VGA 與FPGA 接口如圖7-1 所示。

　　圖7-1 VGA 內(nèi)部簡化DA

　　FPGA 器件應用是繼單片機之后，當今地嵌入式系統(tǒng)開發(fā)應用中最最熱門的關鍵技術之一，并且隨著制造工藝水平的不斷提高，成本的不斷下降，F(xiàn)PGA 甚至大有替代專用ASIC 的趨勢。FPGA 使用Verilog 或VHDL 等硬件描述語言編程。系統(tǒng)工程所有功能全部使用FPGA 來完成，內(nèi)容包括SD 卡的讀取控制，圖片解碼，VGA 驅動顯示等等，采用的是SF—EP1開發(fā)板，該板FPGA 使用EP1C3T144C8，配置PLL 電源電路，SD 接口，1 個256 色的VGA 通用接口，SDRAM 等。支持AS 及JTAG 配置方式，軟件平臺使用Quartus Ⅱ 9.1，從而完成10 幅800*600 的BMP 圖片循環(huán)顯示。

　　FPGA數(shù)字核脈沖分析器硬件電路

　　多道脈沖幅度分析儀和射線能譜儀是核監(jiān)測與和技術應用中常用的儀器。20世紀90年代國外就已經(jīng)推出了基于高速核脈沖波形采樣和數(shù)字濾波成型技術的新型多道能譜儀，使數(shù)字化成為脈沖能譜儀發(fā)展的重要方向。國內(nèi)譜儀技術多年來一直停留在模擬技術水平上，數(shù)字化能譜測量技術仍處于方法研究階段。為了滿足不斷增長的高性能能譜儀需求，迫切需要研制一種數(shù)字化γ能譜儀。通過核脈沖分析儀顯示在顯示器上的核能譜幫助人們了解核物質的放射性的程度。

　　圖1即為總體設計框圖，探測器輸出的核脈沖信號經(jīng)前端電路簡單調(diào)理后，經(jīng)單端轉差分，由采樣率為65 MHz 的高速ADC 在FPGA 的控制下進行模/數(shù)轉換，完成核脈沖的數(shù)字化，并通過數(shù)字核脈沖處理算法在FPGA 內(nèi)形成核能譜，核能譜數(shù)據(jù)可通過16 位并行接口傳輸至其他譜數(shù)據(jù)處理終端， 也可通過LVDS/RS 485接口實現(xiàn)遠程傳輸。特別需要注意的是，由于高速AD 前置，調(diào)理電路應該滿足寬帶、高速，且電路參數(shù)能夠動態(tài)調(diào)整的需要，以適應不同類型探測器輸出的信號，從而更好地發(fā)揮數(shù)字化技術的優(yōu)勢。

　　前端電路

　　前端電路由單端轉差分和高速ADC 電路組成。差分電路由于其良好的抗共模干擾能力而應用廣泛。由于調(diào)理電路輸出的脈沖信號為單極性信號，若直接送入ADC，將損失一半的動態(tài)范圍。設計中在運放中加入一個適當?shù)钠秒妷?，將單極性信號轉換成雙極性信號后再送入ADC，以保證動態(tài)范圍。將信號由單端轉換成差分的同時，進行抗混疊濾波處理，完成帶寬的調(diào)整。

　　本設計使用AD9649 - 65 高速ADC 實現(xiàn)核脈沖的模/數(shù)轉換，AD9649為14 位并行輸出的高速模/數(shù)轉換器，具有功耗低、尺寸小、動態(tài)特性好等優(yōu)點。當信號從探測器通過調(diào)理電路，過差分轉單端電路后，以差分信號的形式進入ADC， 在差分時鐘的控制下，轉換成14 位數(shù)據(jù)，進入FPGA.該高速A/D 在外部FPGA 的控制下對信號進行采樣。然后將采樣后的數(shù)字信號送入FPGA 中實現(xiàn)數(shù)字核脈沖的幅度提取。圖2 為A/D 轉換的原理圖，AD9649在差分時鐘的同步下完成A/D 轉換，D0~D13為14個有效輸出數(shù)據(jù)位。