現(xiàn)場可編程門陣列即FPGA,是從EPLD、PAL、GAL等這些可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展起來的。作為專業(yè)集成電路領(lǐng)域中的半定制電路而出現(xiàn)的FPGA,不但解決了定制電路的不足,而且克服了原有可編程器件因門電路數(shù)有限的而產(chǎn)生的缺點(diǎn)。FPGA 的使用十分的靈活,同一片F(xiàn)PGA 只要使用不同的程序就能夠達(dá)到不同的電路功能。現(xiàn)在FPGA 在通信、儀器、網(wǎng)絡(luò)、數(shù)據(jù)處理、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域有著廣泛的應(yīng)用。隨著成本和功耗的進(jìn)一步降低,將在更多的領(lǐng)域運(yùn)用FPGA。
TOP1 解讀FPGA程控濾波器系統(tǒng)電路
濾波器是一種用來消除干擾雜訊的器件,可用于對特定頻率的頻點(diǎn)或該頻點(diǎn)以外的頻率進(jìn)行有效濾除。它在電子領(lǐng)域中占有很重要的地位,在信號處理、抗干擾處理、電力系統(tǒng)、抗混疊處理中都得到了廣泛的應(yīng)用。而對于程控濾波器,該系統(tǒng)的最大特點(diǎn)在于其濾波模式可以程控選擇,且-3 dB 截止頻率程控可調(diào),相當(dāng)于一個(gè)集多功能于一體的濾波器,將有更好的應(yīng)用前景。此外,系統(tǒng)具有幅頻特性測試的功能,并通過示波器顯示頻譜特性,可直觀地反應(yīng)濾波效果。
放大模塊
放大模塊的具體電路如圖2 所示。第一部分是一個(gè)分壓網(wǎng)絡(luò),其中前4 個(gè)電阻將輸入信號衰減100 倍,并與信號源內(nèi)阻共同構(gòu)成51Ω阻抗,后面的51Ω為匹配電阻。第二部分采用OPA690 將小信號放大2 倍,同時(shí)起到阻抗變換和隔離的作用。由于AD603 輸入阻抗為100Ω,所以在后面串接一個(gè)100 Ω的電阻進(jìn)行匹配。第三部分即為AD603 可變增益放大,它的增益隨著控制電壓的增大以dB為單位線性增長。1 腳的參考電壓通過單片機(jī)進(jìn)行運(yùn)算并控制DAC 芯片輸出電壓來得到,從而實(shí)現(xiàn)精確的數(shù)控。增益G(dB)=40VG+G0,其中VG 為差分輸入電壓,范圍-500~500mV;G0 是增益起點(diǎn), 接不同反饋網(wǎng)絡(luò)時(shí)也不同。在5、7 腳間接一個(gè)5kΩ的電位器,從而改變。
高通濾波模塊
LTC1068 是低噪聲高精度通用濾波器,當(dāng)其用于高通濾波時(shí),截止頻率范圍1Hz~50 kHz,并且直至截止頻率的200 倍都無混疊現(xiàn)象。由于LTC1068 的4 個(gè)通道都是低噪聲、高精度、高性能的2 階濾波器,因此每個(gè)通道只要外接若干電阻就可以實(shí)現(xiàn)低通、高通、帶通和帶阻濾波器的功能。具體電路如圖3 所示。其中B 端口Q 值0.57,A 端口Q 值約為1。在電路的調(diào)試中發(fā)現(xiàn),A 口的Q值需比B 口Q 值大,否則信號在截止頻率處幅值會有上翹。
LTC1068 的時(shí)鐘頻率與通帶之比為200:1,由于LTC1068 內(nèi)部對時(shí)鐘信號CLK二倍頻,所以當(dāng)截止頻率最小為1 kHz 時(shí),內(nèi)部時(shí)鐘頻率其實(shí)為400kHz,故在LTC1068 后面再加一個(gè)截止頻率為450kHz 的低通濾波器以濾除分頻帶來的噪聲及高次諧波。
低通濾波模塊
用MAX297 實(shí)現(xiàn)低通濾波器。開關(guān)電容濾波器MAX297 可以設(shè)置為8 階低通橢圓濾波器,阻帶衰減為-80dB,時(shí)鐘頻率與通帶頻率之比為50:1。通過改變CLK的頻率,即可滿足濾波器-3 dB 截止頻率在1~20kHz 范圍內(nèi)可調(diào),步進(jìn)1 kHz的要求。
在使用MAX297 時(shí)要注意的是,當(dāng)信號頻率和采樣辨率同頻,開關(guān)電容組在電容上各次采到相同的幅度為信號幅值的信號,相當(dāng)于輸入信號為直流的情況,使濾波器輸出一個(gè)直流電平。同理,當(dāng)信號頻率為采樣頻率的整數(shù)倍時(shí),也會出現(xiàn)相同的現(xiàn)象。為此,在其前面,要增加模擬低通濾波器,把采樣頻率及其以上的高頻信號有效地排除。故又用一級MAX297,截止頻率設(shè)置為50kHz。其中時(shí)鐘頻率設(shè)置為2.5 MHz。在其后面,也要增加低通濾波器,其截止頻率為150kHz,以濾去信號的高頻分量,使波形更加平滑。具體電路如圖4 所示。
四階橢圓低通模塊
系統(tǒng)要求制作一個(gè)四階橢圓型低通濾波器,帶內(nèi)起伏≤1 dB,-3 dB 通帶為50kHz,采用無源LC 橢圓低通濾波器來實(shí)現(xiàn)。用Filter Sol ution 模擬仿真濾波器,隨后在Multisim 中再模擬仿真并調(diào)整電容、電感的參數(shù)使其為標(biāo)稱值。此外,在橢圓濾波器前后接射級跟隨器避免前后級影岣。具體電路如圖5 所示。
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FPGA資料集錦——那些年,我們?yōu)橹d狂的FPGA設(shè)計(jì)
TOP2 FPGA電源定序電路原理分析
系統(tǒng)設(shè)計(jì)師必須考慮加電和斷電期間芯核電源和I/O 源之間的定時(shí)差和電壓差(換言之,就是電源定序)問題。當(dāng)電源定序不當(dāng)時(shí),就有可能發(fā)生閉鎖失靈或電流消耗過大的現(xiàn)象。如果兩個(gè)電源加到芯核接口和I/O 接口上的電位不同時(shí),就會出現(xiàn)觸發(fā)閉鎖。定序要求不相同的FPGA 和其他元件會使電源系統(tǒng)設(shè)計(jì)更加復(fù)雜化。為了排除定序問題,你應(yīng)當(dāng)在加電和斷電期間使芯核電源和I/O 電源之間的電壓差最小。圖1 所示的電源將3.3V 輸入電壓調(diào)節(jié)到1.8V 芯核電壓,并在加電和斷電期間跟蹤3.3V I/O 電壓,以使兩電源線之間的電壓差最小。
圖1 這種電源定序電路可消除閉鎖問題,并可減少FPGA 起動(dòng)瞬態(tài)電流。
電路原理:圖 1 所示電源包含IC1 和IC2 兩塊IC,它們分別是TPS2034 電源開關(guān)和TPS54680降壓型開關(guān)穩(wěn)壓器。IC1 產(chǎn)生IC2 在起動(dòng)期間跟蹤的慢斜坡電壓。6ms 的斜坡時(shí)間可使加到電源開關(guān)大電容和電源輸出端的涌入電流降到最小值。慢斜坡電壓能使FPGA 吸收的瞬態(tài)電流最小。電源開關(guān)TPS2034 確保在IC2 具有足夠大的偏置電壓運(yùn)作并產(chǎn)生芯核電壓之前,I/O 電壓不會加到負(fù)載上。假如J1 的輸入電壓為3.3V,則J2 連接器上的電壓浮動(dòng)就會使IC1 起動(dòng)。I/O 電源電壓J3 就慢慢上升,直到達(dá)到3.3V 為止。由于I/O 電壓上升,芯核的電源電壓相應(yīng)升高,直到1.8V 為止(圖2)。TPS54680 的TRACKIN 引腳內(nèi)包含有一個(gè)模擬多路轉(zhuǎn)換器,以便實(shí)現(xiàn)跟蹤功能。P 在加電和斷電期間,當(dāng)TRACKIN 引腳上的電壓低于0.891V 內(nèi)部基準(zhǔn)電壓時(shí),TRACKIN 引腳上的電壓就連接到誤差放大器的非倒相節(jié)點(diǎn)。當(dāng)TRACKIN 引腳電壓低于0.891V 時(shí),該引腳就能有效地起開關(guān)穩(wěn)壓器的基準(zhǔn)作用。連接TRACKIN 引腳的R3 和R4 電阻分壓器必須等于反饋補(bǔ)償回路中的R1 和R2 分壓器,才能在加電和斷電期間以最小的電壓差進(jìn)行跟蹤。TPS2034 具有37mΩ的導(dǎo)通電阻,并能提供2A 那么大的輸出電流。
揭秘FPGA多重配置硬件電路設(shè)計(jì)方案
現(xiàn)代硬件設(shè)計(jì)規(guī)模逐漸增大,單個(gè)程序功能越來越復(fù)雜,當(dāng)把多個(gè)功能復(fù)雜的程序集成到一個(gè)FPGA 上實(shí)現(xiàn)時(shí),由于各個(gè)程序的數(shù)據(jù)通路及所占用的資源可能沖突,使得FPGA 控制模塊的結(jié)構(gòu)臃腫,影響了整個(gè)系統(tǒng)工作效率。通過FPGA 的多重配置可以有效地精簡控制結(jié)構(gòu)的設(shè)計(jì),同時(shí)可以用邏輯資源較少的FPGA 器件實(shí)現(xiàn)需要很大資源才能實(shí)現(xiàn)的程序。以Virtex5系列開發(fā)板和配置存儲器SPI FLASH 為基礎(chǔ),從硬件電路和軟件設(shè)計(jì)兩個(gè)方面對多重配置進(jìn)行分析,給出了多重配置實(shí)現(xiàn)的具體步驟,對實(shí)現(xiàn)復(fù)雜硬件設(shè)計(jì)工程有一定的參考價(jià)值。
電路原理:多重配置的硬件主要包括FPGA 板卡和貯存配置文件的FLASH 芯片。FPGA 選用XILINX 公司Virtex-5系列中的ML507,該產(chǎn)品針對FPGA 多重配置增加了專用的內(nèi)部加載邏輯。FLASH 芯片選用XILINX 公司的SPI FLASH芯片M25P32,該芯片存貯空間為32 Mb,存貯文件的數(shù)量與文件大小以及所使用的FPGA 芯片有關(guān)。實(shí)現(xiàn)多重配置首先要將FPGA 和外部配置存儲器連接為從SPI FLASH 加載配置文件的模式。配置電路硬件連接框圖如圖1所示。在FPGA 配置模式中,M2,M1,M0為0,0,1,這種配置模式對應(yīng)邊界掃描加上拉,F(xiàn)PGA 在這種模式下所有的I/O 只在配置期間有效。在配置完成后,不用的I/O 將被浮空M2,M1,M0 三個(gè)選擇開關(guān)對應(yīng)于ML507 開發(fā)板上的SW3開關(guān)中的4,5,6位,在FPGA 上電之前將上述開關(guān)撥為0,0,1狀態(tài)。
FPGA 工作原理
一個(gè)典型的FPGA 是有幾個(gè)部分構(gòu)成的,首先是邏輯塊(LogicBlock),Altera 公司將其稱之為邏輯陣列快(LAB)Xilinx 公司將其稱為可配置邏輯塊(CLB)。LAB 由稱之為LE(Logic Element)的基本單元構(gòu)成,CLB 由稱之為LC(Logic Cell)的基本單元構(gòu)成。這些就是FPGA 的邏輯資源,還有一部分是散落在各個(gè)邏輯塊之間地內(nèi)部連線,它們好比是PCB 板上的導(dǎo)線,將FPGA 內(nèi)部地各個(gè)邏輯相連接,起點(diǎn)和終點(diǎn)都是IOB(I/O Block)。另一部分就是IOB 了,IOB 是FPGA的外部物理接口,類似IC 的各引腳,當(dāng)然這里是根據(jù)用戶需要自己可以任意定義的。如今的FPGA 的IOB 已經(jīng)很強(qiáng)大, 從基本的LVTTL/LVCOMS 接口到PCI/LVDS/RSDS 甚至各種各樣的差分接口,F(xiàn)PGA內(nèi)部的I/O 實(shí)際上是分組的,但是每一組都可以靈活配置,改變上拉下拉電阻,調(diào)解驅(qū)動(dòng)電流大小,兼容5V,3.3V,2.5V,1.8V 甚至1.5V,可以滿足不同的電器特性,不同的I/O 接口物理特性以及外部硬件電路對輸入輸出信號的各種匹配要求。目前I/O 可以達(dá)到的頻率也愈來愈高,通過特定的技術(shù)數(shù)據(jù)讀取速率甚至可以達(dá)到2Gbps 現(xiàn)在越來越多的工程師喜歡FPGA,強(qiáng)大的I/O 特性也是一種原因吧。
圖2-1 典型的FPGA內(nèi)部結(jié)構(gòu)圖
TOP3 FPGA數(shù)字核脈沖分析器硬件電路
I/O 兼容恐怕是大勢所趨。設(shè)計(jì)IOB 的概念和技術(shù)還有很多,這里不做介紹了。還有一部分就是FPGA 內(nèi)部的功能模塊,是制造商根據(jù)實(shí)際需要放置在FPGA 內(nèi)部的。比如數(shù)字時(shí)鐘管理模塊即DCM,Xilinx 公司的FPGA 全都具有這種功能。比如相位環(huán)路鎖定。PLL 需要一個(gè)外部時(shí)鐘輸入(晶振),經(jīng)過內(nèi)部處理后(包括分頻和倍頻)可以提供在頻率和相位上都比較穩(wěn)定的一定范圍內(nèi)的時(shí)鐘。還有不得不提的內(nèi)部不占用邏輯資源的塊RAM。RAM 塊可用作為單口RAM、雙口RAM、內(nèi)容地址存儲器以及FIFO(first in first out)等常用存儲器甚至ROM,移位寄存器。這對于小量數(shù)據(jù)緩存很有用,強(qiáng)化了FPGA的應(yīng)用性。在選擇FPGA 時(shí),芯片內(nèi)部塊RAM 的資源多少也是衡量的一個(gè)重要因素。單獨(dú)塊RAM 的容量為18kbit 寬為18Bit、深度為1024,可以根據(jù)實(shí)際需要改變其位寬和深度,但有兩點(diǎn)限制:首先就是修改后塊RAM 的容量(位寬深度)不能大于單片塊RAM 容量;而且位寬最大不能超過36Bit,可以將多片塊RAM 聯(lián)起來形成內(nèi)存更大的RAM,此時(shí)只受限于芯片內(nèi)塊RAM 的數(shù)量,而不再受上面兩條原則約束。不過在Quartus 中,具體操作起來很方便。還有底層內(nèi)嵌功能單元包括內(nèi)嵌專用硬核如乘法器等。它對于數(shù)字信號的運(yùn)算處理提供極大的便利。
SPI 接口控制電路
圖4-1 SPI模式連接圖
該工程模塊的SPI 接口四條信號線分別定spi_cs_n,spi_clk,spi_miso 和spi_mosi。其中spi_cs_n 是數(shù)據(jù)控制使能信號,當(dāng)要對芯片進(jìn)行操作時(shí),此信號低電平有效。也就是說在同一條主線上可以連接多個(gè)SPI。spi_clk是SPI 同步時(shí)鐘信號,數(shù)據(jù)信號在該時(shí)鐘的控制下進(jìn)行逐位傳輸。spi_miso 和spi_mosi 是主從機(jī)進(jìn)行通信的數(shù)據(jù)信號,spi_miso即主機(jī)的輸入或者說是從機(jī)的輸出spi_mosi 即主機(jī)的輸出或者說是從機(jī)的輸入。
VGA 顯示驅(qū)動(dòng)模塊
標(biāo)準(zhǔn)VGA 一共有15 針,真正用到的接口不多,只有5 個(gè),場同步信號和列同步信號是為了讓VGA 接收部分知道過來的數(shù)據(jù)是對應(yīng)哪一行哪那一列。還有三原色信號,本課題硬件三原色信號通過連接不同的電阻后直接與I/O 接口相連(可理解為簡易的DA 轉(zhuǎn)換),這樣就可以顯示256 色了。內(nèi)部VGA 與FPGA 接口如圖7-1 所示。
圖7-1 VGA 內(nèi)部簡化DA
FPGA 器件應(yīng)用是繼單片機(jī)之后,當(dāng)今地嵌入式系統(tǒng)開發(fā)應(yīng)用中最最熱門的關(guān)鍵技術(shù)之一,并且隨著制造工藝水平的不斷提高,成本的不斷下降,F(xiàn)PGA 甚至大有替代專用ASIC 的趨勢。FPGA 使用Verilog 或VHDL 等硬件描述語言編程。系統(tǒng)工程所有功能全部使用FPGA 來完成,內(nèi)容包括SD 卡的讀取控制,圖片解碼,VGA 驅(qū)動(dòng)顯示等等,采用的是SF—EP1開發(fā)板,該板FPGA 使用EP1C3T144C8,配置PLL 電源電路,SD 接口,1 個(gè)256 色的VGA 通用接口,SDRAM 等。支持AS 及JTAG 配置方式,軟件平臺使用Quartus Ⅱ 9.1,從而完成10 幅800*600 的BMP 圖片循環(huán)顯示。
FPGA數(shù)字核脈沖分析器硬件電路
多道脈沖幅度分析儀和射線能譜儀是核監(jiān)測與和技術(shù)應(yīng)用中常用的儀器。20世紀(jì)90年代國外就已經(jīng)推出了基于高速核脈沖波形采樣和數(shù)字濾波成型技術(shù)的新型多道能譜儀,使數(shù)字化成為脈沖能譜儀發(fā)展的重要方向。國內(nèi)譜儀技術(shù)多年來一直停留在模擬技術(shù)水平上,數(shù)字化能譜測量技術(shù)仍處于方法研究階段。為了滿足不斷增長的高性能能譜儀需求,迫切需要研制一種數(shù)字化γ能譜儀。通過核脈沖分析儀顯示在顯示器上的核能譜幫助人們了解核物質(zhì)的放射性的程度。
圖1即為總體設(shè)計(jì)框圖,探測器輸出的核脈沖信號經(jīng)前端電路簡單調(diào)理后,經(jīng)單端轉(zhuǎn)差分,由采樣率為65 MHz 的高速ADC 在FPGA 的控制下進(jìn)行模/數(shù)轉(zhuǎn)換,完成核脈沖的數(shù)字化,并通過數(shù)字核脈沖處理算法在FPGA 內(nèi)形成核能譜,核能譜數(shù)據(jù)可通過16 位并行接口傳輸至其他譜數(shù)據(jù)處理終端, 也可通過LVDS/RS 485接口實(shí)現(xiàn)遠(yuǎn)程傳輸。特別需要注意的是,由于高速AD 前置,調(diào)理電路應(yīng)該滿足寬帶、高速,且電路參數(shù)能夠動(dòng)態(tài)調(diào)整的需要,以適應(yīng)不同類型探測器輸出的信號,從而更好地發(fā)揮數(shù)字化技術(shù)的優(yōu)勢。
前端電路
前端電路由單端轉(zhuǎn)差分和高速ADC 電路組成。差分電路由于其良好的抗共模干擾能力而應(yīng)用廣泛。由于調(diào)理電路輸出的脈沖信號為單極性信號,若直接送入ADC,將損失一半的動(dòng)態(tài)范圍。設(shè)計(jì)中在運(yùn)放中加入一個(gè)適當(dāng)?shù)钠秒妷?,將單極性信號轉(zhuǎn)換成雙極性信號后再送入ADC,以保證動(dòng)態(tài)范圍。將信號由單端轉(zhuǎn)換成差分的同時(shí),進(jìn)行抗混疊濾波處理,完成帶寬的調(diào)整。
本設(shè)計(jì)使用AD9649 - 65 高速ADC 實(shí)現(xiàn)核脈沖的模/數(shù)轉(zhuǎn)換,AD9649為14 位并行輸出的高速模/數(shù)轉(zhuǎn)換器,具有功耗低、尺寸小、動(dòng)態(tài)特性好等優(yōu)點(diǎn)。當(dāng)信號從探測器通過調(diào)理電路,過差分轉(zhuǎn)單端電路后,以差分信號的形式進(jìn)入ADC, 在差分時(shí)鐘的控制下,轉(zhuǎn)換成14 位數(shù)據(jù),進(jìn)入FPGA.該高速A/D 在外部FPGA 的控制下對信號進(jìn)行采樣。然后將采樣后的數(shù)字信號送入FPGA 中實(shí)現(xiàn)數(shù)字核脈沖的幅度提取。圖2 為A/D 轉(zhuǎn)換的原理圖,AD9649在差分時(shí)鐘的同步下完成A/D 轉(zhuǎn)換,D0~D13為14個(gè)有效輸出數(shù)據(jù)位。
TOP4 揭秘FPGA電機(jī)測速系統(tǒng)經(jīng)典電路
目前國內(nèi)外多道脈沖幅度分析的數(shù)字化實(shí)現(xiàn)主要有2種方案:純DSP 方案、DSP+可編程器件方案。本文將充分發(fā)揮FPGA 的并行處理優(yōu)勢,在單片F(xiàn)PGA芯片上實(shí)現(xiàn)核脈沖的采集與數(shù)字核脈沖處理算法,經(jīng)Quar-tus-Ⅱ軟件仿真與綜合,本文選用EP3C40 FPGA 芯片實(shí)現(xiàn)多道分析器的數(shù)字化功能。
接口電路設(shè)計(jì)采用了LVDS 和RS485兩種長距離數(shù)據(jù)傳輸接口,用于實(shí)現(xiàn)核能譜數(shù)據(jù)的遠(yuǎn)程傳輸。LVDS 即低電壓差分信號,是一種可以實(shí)現(xiàn)點(diǎn)對點(diǎn)或一點(diǎn)對多點(diǎn)的連接,具有低功耗,低誤碼率,低串?dāng)_,低噪聲和低輻射等特點(diǎn)。LVDS 在對信號完整性、地抖動(dòng)及共模特性要求較高的系統(tǒng)中得到了越來越廣泛的應(yīng)用。圖3為低電壓、最高數(shù)據(jù)傳輸速率為655 Mb/s 的LVDS 接口電路。
揭秘FPGA電機(jī)測速系統(tǒng)經(jīng)典電路
外圍電路設(shè)計(jì)
傳感器將電機(jī)轉(zhuǎn)速的模擬信號轉(zhuǎn)換成數(shù)字脈沖信號送入FPGA 模塊。同時(shí)由基準(zhǔn)時(shí)鐘電路產(chǎn)生準(zhǔn)確的時(shí)鐘信號和復(fù)位電路產(chǎn)生的復(fù)位信號送入FPGA 模塊。再由FPGA 模塊產(chǎn)生分頻電路、十進(jìn)制計(jì)數(shù)器電路、數(shù)據(jù)處理電路和顯示譯碼電路。由分頻電路將送入的基準(zhǔn)時(shí)鐘信號進(jìn)行分頻,得到一個(gè)閘門信號,作為十進(jìn)制計(jì)數(shù)器的使能信號。數(shù)據(jù)處理電路的作用是將十進(jìn)制計(jì)數(shù)器得到的數(shù)據(jù)進(jìn)行相應(yīng)的處理后,再送入顯示譯碼電路進(jìn)行轉(zhuǎn)換譯碼。電機(jī)測速系統(tǒng)的總體框圖如圖1所示。外圍電路分為:基準(zhǔn)時(shí)基電路,復(fù)位電路,傳感器測量電路和顯示電路。
圖2 有源晶振電路圖
復(fù)位按鍵的設(shè)計(jì)
按鍵作為嵌入式智能控制系統(tǒng)中人機(jī)交互的常用接口,我們通常會通過按鍵向系統(tǒng)輸入各種信息,調(diào)整各種參數(shù)或者發(fā)出控制指令,按鍵的處理是一個(gè)很重要的功能模塊,它關(guān)系到整個(gè)系統(tǒng)的交互性能,同時(shí)也影響系統(tǒng)的穩(wěn)定性。在本次設(shè)計(jì)中,通過按鍵實(shí)現(xiàn)了FPGA模塊的手動(dòng)復(fù)位。復(fù)位按鍵如圖3所示。
圖3 復(fù)位按鍵電路圖
顯示電路的設(shè)計(jì)
在本次設(shè)計(jì)中我們用到的顯示電路如圖4 所示。
由數(shù)碼管顯示電路可以知道,這是共陽極數(shù)碼管。當(dāng)在位選端SE1~SE4輸入低電平時(shí),三極管導(dǎo)通,從而D1~D4接入高電平。由a 到DP 端輸入數(shù)碼管顯示碼,就可以得到我們所需要的數(shù)字,由位選端讓數(shù)碼管選擇導(dǎo)通。
本次設(shè)計(jì)是基于FPGA 的電機(jī)測速系統(tǒng)設(shè)計(jì),利用的是Altera 公司開發(fā)的Quartus II 軟件作為設(shè)計(jì)平臺,可以在FPGA 開發(fā)板上實(shí)現(xiàn)測量由傳感器轉(zhuǎn)換得到的脈沖信號,并且通過計(jì)算得到電機(jī)轉(zhuǎn)速值。在本次設(shè)計(jì)中,還可以進(jìn)行一些擴(kuò)展,可以添加報(bào)警電路,設(shè)定一個(gè)報(bào)警值,當(dāng)測量的轉(zhuǎn)速值大于這個(gè)報(bào)警值時(shí),就可以讓蜂鳴器報(bào)警或數(shù)碼管點(diǎn)亮。
TOP5 FPGA數(shù)字變換器控制電路設(shè)計(jì)攻略。
系統(tǒng)結(jié)構(gòu)和工作原理
系統(tǒng)設(shè)計(jì)時(shí),采用模塊化設(shè)計(jì)的思想,按照技術(shù)指標(biāo)設(shè)計(jì)各個(gè)功能模塊,通過各模塊之間的協(xié)調(diào)配合完成系統(tǒng)的測試任務(wù)。系統(tǒng)的整體結(jié)構(gòu)框圖如圖1所示,整個(gè)系統(tǒng)由計(jì)算機(jī)、USB 芯片F(xiàn)T245、兩片F(xiàn)PGA、輸出電源電壓控制模塊、計(jì)算機(jī)字信號發(fā)送模塊、勤務(wù)信號發(fā)送模塊、計(jì)算機(jī)字?jǐn)?shù)碼與指令數(shù)碼接收模塊和指令信號發(fā)送模塊組成。模塊化設(shè)計(jì)能夠使在進(jìn)行系統(tǒng)調(diào)試和硬件編程時(shí),簡單、快速的定位并解決問題。
硬件電路選用XILINX 公司的XC3S200-208和XC2S100-208兩片F(xiàn)PGA 作為系統(tǒng)的邏輯控制中心,其中XC3S200-208作為主控芯片,主要實(shí)現(xiàn)對上位機(jī)的命令接收和判斷,進(jìn)而產(chǎn)生和發(fā)送計(jì)算機(jī)字信號,接收計(jì)算機(jī)字?jǐn)?shù)碼和指令數(shù)碼并編幀、上傳數(shù)據(jù)至上位機(jī);XC2S100-208作為從控制芯片,完成128路指令信號的發(fā)送;兩片F(xiàn)PGA 之間采用串行通信的方式發(fā)送控制命令來實(shí)現(xiàn)通訊。另外,通過上位機(jī)軟件可以實(shí)現(xiàn)向系統(tǒng)發(fā)送復(fù)位或停止命令,這樣能夠減少硬件的功耗并提高測試系統(tǒng)的工作效率。
USB 接口模塊實(shí)現(xiàn)
USB 具有成本低、通用性好、連接簡單、支持熱拔插等特點(diǎn),而從系統(tǒng)實(shí)際的速率傳輸要求出發(fā),設(shè)計(jì)采用通用USB 接口芯片F(xiàn)T245BM 實(shí)現(xiàn)與上位機(jī)的通信。FT245BM 主要的功能是在內(nèi)部邏輯的作用下實(shí)現(xiàn)數(shù)據(jù)串/并雙向轉(zhuǎn)換,它的最大傳輸速率可以達(dá)到M/s.FT245BM 免去了復(fù)雜的固件編程及驅(qū)動(dòng)程序的編寫,能夠簡化USB 的接口設(shè)計(jì),為系統(tǒng)節(jié)省設(shè)計(jì)時(shí)間。
FT245BM 的8位數(shù)據(jù)線D7~D0、讀信號RD、寫信號WR、發(fā)送使能TXE、接收數(shù)據(jù)完畢信號RXF 與FPGA 連接,來完成兩者的通信。計(jì)算機(jī)通過應(yīng)用程序、動(dòng)態(tài)鏈接庫的有效配合將控制命令信號發(fā)送到FT245BM,F(xiàn)PGA 利用與之相連的I/O 口接收下發(fā)的控制命令或是發(fā)送上傳的測試數(shù)據(jù)。
輸出電源電壓控制模塊實(shí)現(xiàn)
由于需要為被測數(shù)字量變換器提供3檔工作電壓25V、28V、31V,在電源模塊輸出端連接三種不同阻值的電阻,就可以實(shí)現(xiàn)3種電壓的切換,實(shí)現(xiàn)控制的電路如圖3所示。
圖中VCON+,VCON-為電源模塊的輸入電壓,R25、R26、R27三組電位器用來調(diào)節(jié)電阻。25VCON、31VCON 分別與FPGA 的I/O 相連,是FPGA 給出的控制信號,電路中三極管的作用是利用其電流放大來增加信號的驅(qū)動(dòng)能力。通過FPGA 對控制命令的判斷來實(shí)現(xiàn)3檔電壓的控制。此外,系統(tǒng)的默認(rèn)及復(fù)位的輸出電壓為28V。
計(jì)算機(jī)字信號發(fā)送模塊實(shí)現(xiàn)
由于要求計(jì)算機(jī)字和移位脈沖的幅值都為8~10V,所以電路中采用運(yùn)算放大器電路對FPGA 輸出的信號進(jìn)行放大來獲取所需幅值的信號。計(jì)算機(jī)字信號發(fā)送電路如圖4所示。
為了滿足輸出信號的精度和電流驅(qū)動(dòng)能力的要求,本模塊中采用AD 公司的運(yùn)放AD811來設(shè)計(jì)電路。此運(yùn)算放大器是高速運(yùn)放,采用雙電源供電,2500V/us 是其最高轉(zhuǎn)換速率,具有較低的電流、電亞噪聲。設(shè)計(jì)中采用同相放大電壓串聯(lián)型負(fù)反饋電路,輸出電壓穩(wěn)定并且反饋效果好。電路中R83的接地是為了盡量減小由于偏置電流引起的電壓失調(diào),其阻值等于R22和R60的并聯(lián)阻值,為R22//R60=666Ω。
TOP6 勤務(wù)信號發(fā)送模塊實(shí)現(xiàn)
計(jì)算機(jī)字信號和指令信號都有相應(yīng)的勤務(wù)信號來滿足時(shí)序要求,一般勤務(wù)信號就是指幀、碼同步信號,對其他信號的產(chǎn)生和接收起到時(shí)序基準(zhǔn)同步的作用。指令勤務(wù)信號的電路原理如圖5所示。計(jì)算機(jī)字勤務(wù)信號與其原理相同。根據(jù)系統(tǒng)的信號輸出要求,即幀、碼同步信號的幅值和電流驅(qū)動(dòng)能力的要求,采用非門芯片 SN5405J 作為驅(qū)動(dòng)電路來滿足設(shè)計(jì)要求。
數(shù)碼接收模塊實(shí)現(xiàn)測試系統(tǒng)需要接收經(jīng)變換器處理之后的信號,變換器以數(shù)碼方式回傳給測試系統(tǒng),包括計(jì)算機(jī)數(shù)碼和指令數(shù)碼,兩者的接收原理相同。設(shè)計(jì)采用光耦隔離的方式對數(shù)碼信號進(jìn)行接收,其電路原理圖如圖6所示。
光電耦合器采用TI 公司的HCPL-2631,它具有電絕緣能力和抗干擾能力,并且能有效的抑制各種噪聲和尖峰脈沖干擾。它的兩個(gè)輸入端分別接收計(jì)算機(jī)字?jǐn)?shù)碼和指令數(shù)碼,其中在光耦輸入端連接的二極管作用是用來防止信號反跳造成內(nèi)部二極管燒壞。
指令信號發(fā)送模塊實(shí)現(xiàn)
指令信號是指一種斷開或閉合的開關(guān)量信號。此模塊的128路指令信號全部采用光耦繼電器來實(shí)現(xiàn),依據(jù)參數(shù)要求選擇AQY210作為控制開關(guān)的器件,它的特點(diǎn)是耐高壓,反應(yīng)速度快,使用時(shí)間長。其單路指令信號發(fā)送電路原理如圖7所示。
由由于指令信號的路數(shù)比較多,如果FPGA 的I/O 口輸出直接驅(qū)動(dòng)AQY210,勢必會增加FPGA 的功耗。因此采用三極管對FPGA 的輸出信號進(jìn)行電流放大來提高控制信號的驅(qū)動(dòng)能力。本設(shè)計(jì)采用NPN 型三極管3DK103,圖中3order1是FPGA 的輸出信號,其為‘0’時(shí),三極管截止;其為‘1’時(shí),三極管處于電流放大,流經(jīng)光繼電器發(fā)光管的電流13mA 足以使AQY210導(dǎo)通。
設(shè)計(jì)方案
圖1為系統(tǒng)設(shè)計(jì)總體框圖。該系統(tǒng)采用C8051系列單片機(jī)中的 C8051F121作為控制器,CvcloneⅢ系列EP3C40F484C8型FPGA為數(shù)字信號算法處理單元。系統(tǒng)設(shè)計(jì)遵循抽樣定理,在時(shí)域內(nèi)截取一段適當(dāng)長度信號,對其信號抽樣量化,按照具體的步驟求取信號的頻譜,并在LCD上顯示信號的頻譜,同時(shí)提供友好的人機(jī)會話功能。該系統(tǒng)最小分辨率為1 Hz,可分析帶寬為0~5 MHz的各種信號。
TOP7 采用FPGA頻譜分析儀系統(tǒng)電路
AGC電路
輸入信號經(jīng)高速A/D采樣,信號幅度必須滿足A/D的采樣范圍,最高為2-3V,因此該系統(tǒng)設(shè)計(jì)應(yīng)加AGC電路。AGC電路采用AD603型線性增益放大器。圖3為AGC電路。
A/D轉(zhuǎn)換電路
ADS2806是一款12位A/D轉(zhuǎn)換器,其特點(diǎn)為:無雜散信號動(dòng)態(tài)范圍(SFDR)為73 dB;信噪比(SNR)為66 dB;具有內(nèi)部和外部參考時(shí)鐘;采樣速率為32 MS/s。圖4為ADS2806的電路。為使A/D轉(zhuǎn)換更穩(wěn)定,在A/D轉(zhuǎn)換器的電源引腳上增加濾波電容,抑制電源噪聲。該電路結(jié)構(gòu)簡單,在時(shí)鐘CLK的驅(qū)動(dòng)下,數(shù)據(jù)端口實(shí)時(shí)輸出數(shù)據(jù),供FPGA讀取。
FPGA及外圍接口模塊
選用CycloneⅢ系列 EP3C40F484型FPGA,該器件內(nèi)部有39 600個(gè)LE資源,有1 134 000 bit的存儲器,同時(shí)還有126個(gè)乘法器和4個(gè)PLL鎖相環(huán)。由于該器件內(nèi)部有大量資源,因而可滿足其內(nèi)部實(shí)現(xiàn)數(shù)字混頻、數(shù)字濾波、以及FFT運(yùn)算。FP -GA正常工作時(shí),主要需要的外部接口有:時(shí)鐘電路、JTAG下載電路、配置器件及下載電路。圖5為FPGA的外圍接口電路。
該系統(tǒng)能夠方便地在LCD上顯示信號的頻譜結(jié)構(gòu)圖。操作簡單,便于學(xué)生進(jìn)行操作,有助于實(shí)驗(yàn)教學(xué)課上學(xué)生更直觀認(rèn)識信號頻譜結(jié)構(gòu),從而促進(jìn)實(shí)驗(yàn)課教學(xué)。
TOP8 FPGA開發(fā)配置模式電路設(shè)計(jì)精華集錦
FPGA共有四種配置模式:從串模式(Slave Serial),主串模式(Master Serial),從并模式(Slave Parallel/SelectMap)以及邊界掃描模式(Boundary-Scan)。具體的配置模式由模式選擇引腳M2﹑M1﹑M0決定。不同的配置模式所對應(yīng)的M2﹑M1﹑M0,配置時(shí)鐘的方向以及相應(yīng)的數(shù)據(jù)位寬。
主串模式——最常用的FPGA配置模式。
在主串模式下,由 FPGA 的 CCLK 管腳給 PROM 提供工作時(shí)鐘,相應(yīng)的 PROM 在 CCLK 的上升沿將數(shù)據(jù)。從 D0 管腳送到 FPGA 的 DIN 管腳。無論 PROM 芯片類型 ( 即使其支持并行配置 ),都只利用其串行配置功能。
主串配置電路最關(guān)鍵的 3 點(diǎn)就是 JTAG 鏈的完整性、電源電壓的設(shè)置以及 CCLK 信號的考慮。
多片F(xiàn)PGA通信:
SPI串行Flash配置模式:
串行 Flash 的特點(diǎn)是占用管腳比較少,作為系統(tǒng)的數(shù)據(jù)存貯非常合適,一般都是采用串行外設(shè)接口 (SPI 總線接口 )。
FPGA 通過 SCLK 控制雙方通信的時(shí)序,在 SS_n 為低時(shí),F(xiàn)PGA 通過 MOSI 信號線將數(shù)據(jù)傳送到 FLASH,在同一個(gè)時(shí)鐘周期中,F(xiàn)LASH 通過 SOMI 將數(shù)據(jù)傳輸?shù)紽PGA 芯片。無論主、從設(shè)備,數(shù)據(jù)都是在時(shí)鐘電平跳轉(zhuǎn)時(shí)輸出,并在下一個(gè)相反的電平跳轉(zhuǎn)沿,送入另外一個(gè)芯片。在串行模式下,需要微處理器或微控制器等外部主機(jī)通過同步串行接口將配置數(shù)據(jù)串行寫入 FPGA 芯片,其模式選擇信號 M[2:0]=3’b111。
TOP9 重串模式的多片F(xiàn)PGA通信
DIN 輸入管腳的串行配置數(shù)據(jù)需要在外部時(shí)鐘CCLK 信號前有足夠的建立時(shí)間。其中單片F(xiàn)PGA 芯片構(gòu)成了完整的JTAG 鏈,僅用來測試芯片狀態(tài),以及支持 JTAG 在線調(diào)試模式,與從串配置模式?jīng)]有關(guān)系。外部主機(jī)通過下拉 PROG_B啟動(dòng)配置并檢測 INIT_B 電平,當(dāng) INIT_B 為高時(shí),表明 FPGA 做好準(zhǔn)備,開始接收數(shù)據(jù)。此時(shí),主機(jī)開始提供數(shù)據(jù)和時(shí)鐘信號直到 FPGA 配置完畢且 DONE 管腳為高,或者 INIT_B 變低表明發(fā)生配置錯(cuò)誤才停止。整個(gè)過程需要比配置文件大小更多的時(shí)鐘周期,這是由于部分時(shí)鐘用于時(shí)序建立,特別當(dāng) FPGA 被配置為等待 DCM鎖存其時(shí)鐘輸入。
以下是重串模式的多片F(xiàn)PGA通信:
JTAG配置模式:
將模式配置管腳設(shè)置為 JTAG 模式,即 M[2:0]=3’b101時(shí),F(xiàn)PGA 芯片上電后或者 PROG_B 管腳有低脈沖出現(xiàn)后,只能通過 JTAG 模式配置。JTAG 模式不需要額外的掉電非易失存儲器,因此通過其配置的比特文件在 FPGA 斷電后即丟失,每次上電后都需要重新配置。由于JTAG 模式已更改,配置效率高,是項(xiàng)目研發(fā)階段必不可少的配置模式。
System ACE配置方案:
隨著 FPGA 成為系統(tǒng)級解決方案的核心,大型、復(fù)雜設(shè)備常需要多片大規(guī)模的 FPGA。如果使用 PROM 進(jìn)行配置,需要很大的 PCB 面積和高昂的成本,因此很多情況下都利用微處理由從模式配置 FPGA 芯片,但該配置方案容易出現(xiàn)總線競爭且延長了系統(tǒng)啟動(dòng)時(shí)間。為了解決大規(guī)模 FPGA 的配置問題,賽靈思公司推出了系統(tǒng)級的 System ACE(Advanced Configuration Environment) 解決方案。
System ACE 可在一個(gè)系統(tǒng)內(nèi),甚至在多個(gè)板上,對賽靈思的所有 FPGA 進(jìn)行配置,使用 Flash 存儲卡或微硬盤保存配置數(shù)據(jù),通過 System ACE 控制器把數(shù)據(jù)配置到 FPGA 中。目前,System ACE 有 System ACE CF(Compact Flash)、System ACE SC(Soft Controller) 以 及 System ACE MPM(Muti-Package Module) 三 種。
TOP10 FPGA芯片最小系統(tǒng)電路設(shè)計(jì)攻略
FPGA是英文Field Programmable Gate Array 的縮寫,即現(xiàn)場可編程門陣列。FPGA利用它的現(xiàn)場可編程特性,將原來的電路板級產(chǎn)品集成為芯片級產(chǎn)品,縮小體積,縮短系統(tǒng)研制周期,方便系統(tǒng)升級,具有容量大、邏輯功能強(qiáng),提高系統(tǒng)的穩(wěn)定性的同時(shí)兼有高速、高可靠性??梢栽跀?shù)字系統(tǒng)設(shè)計(jì)中完全由用戶通過軟件進(jìn)行配置和編程,從而完成某種特定的功能。要研究的是Altera 公司推出的一款FLEX10K 系列芯片,通過學(xué)習(xí)該芯片的工作原理和使用特性,設(shè)計(jì)一個(gè)基于FLEX10K 芯片的最小系統(tǒng),通過對該最小系統(tǒng)的設(shè)計(jì)讓大家能夠更好的了解FPGA,并對其產(chǎn)生濃厚的興趣,為更多想要了解學(xué)習(xí)FPGA 的人們做個(gè)很好的開頭。
復(fù)位和晶振電路原理圖設(shè)計(jì)
一個(gè)芯片,尤其是可編程芯片,通常在上電的瞬間需要一個(gè)短暫的時(shí)間進(jìn)行內(nèi)部參數(shù)的初始化,這個(gè)時(shí)候芯片無法立即進(jìn)入工作狀態(tài)。通常稱上電初始化這些工作為復(fù)位,完成這個(gè)功能的電路稱之為復(fù)位電路。本FPGA 芯片使用的是低電平復(fù)位,支持上電復(fù)位和手動(dòng)復(fù)位,RESET 按下之后產(chǎn)生低電平。
圖4-2 復(fù)位電路原理圖設(shè)計(jì)
晶振是為電路提供頻率基準(zhǔn)的元器件,通常分成有源晶振和無源晶振兩個(gè)大類,無源晶振需要芯片內(nèi)部有振蕩器,并且晶振的信號電壓根據(jù)起振電路而定,允許不同的電壓,但無源晶振通常信號質(zhì)量和精度較差,需要精確匹配外圍電路(電感、電容、電阻等),如需更換晶振時(shí)要同時(shí)更換外圍的電路。有源晶振不需要芯片的內(nèi)部振蕩器,可以提供高精度的頻率基準(zhǔn),信號質(zhì)量也較無源晶振要好。本FPGA 芯片采用50MHZ 的有源貼片晶振作為芯片工作的時(shí)鐘輸入(圖4-3)。
圖4-3 晶振電路原理圖設(shè)計(jì)
蜂鳴器電路原理圖設(shè)計(jì)
電路很簡單,需要說明的是開發(fā)板上使用的是高品質(zhì)的蜂鳴器,需要脈沖控制其發(fā)聲。電路圖中的晶體管當(dāng)作開關(guān)來使用,當(dāng)I/O 提供的驅(qū)動(dòng)能力不夠的時(shí)候,晶體管能增強(qiáng)驅(qū)動(dòng)能力。低電平有效(圖4-4)。
圖4-4 蜂鳴器電路原理圖設(shè)計(jì)
開關(guān)電路原理圖設(shè)計(jì)
最小系統(tǒng)板上使用的四腿按鍵實(shí)際上是分兩組,每組中的兩個(gè)是相通的,而兩組直接是通過上面的按鈕來控制通斷狀態(tài)的。簡單理解成開關(guān)就可以了,按下去兩端就形成短路,松開手就形成開路。短路相當(dāng)于輸入0,開路為1。另外需要說明的是,由于按鍵屬于機(jī)械開關(guān),按動(dòng)過程不可避免存在抖動(dòng)的現(xiàn)象,所以用戶按下按鍵的時(shí)間可以稍微長一點(diǎn)(圖4-5)。
圖4-5 按鍵開關(guān)電路原理圖設(shè)計(jì)
TOP11 八位撥碼開關(guān)電路原理圖
撥碼開關(guān)就是相當(dāng)與一個(gè)開關(guān)量,撥到ON 就表示接通,OFF 就是斷開,在數(shù)字電路中對 0、1,通常用于二進(jìn)制輸入。本課題最小系統(tǒng)板使用八位撥碼開關(guān)作為一個(gè)字節(jié)的輸入,撥到ON 時(shí)相當(dāng)于輸入“1”,默認(rèn)輸入“0”(圖4-6)。
圖4-6 八位撥碼開關(guān)電路原理圖設(shè)計(jì)
JTAG 模式配置電路原理圖設(shè)計(jì)
最小系統(tǒng)采用的FPGA 是Altera 公司的FLEX10K10 芯片,所以配置的PROM 選用的型號為EPC2LC20N,是20 腳的PLCC 封裝,上拉電阻R4 是1K,其余的上拉電阻均是5K,TDI、TCK、TMS 和TDO 分別于JTAG 標(biāo)準(zhǔn)接口相連,完成配置電路的設(shè)計(jì)(圖4-13)。
圖4-13 JTAG 模式配置電路原理圖設(shè)計(jì)
D 型并口下載線電路原理圖設(shè)計(jì)
此下載線是由一個(gè)D 型25 針的并口與計(jì)算機(jī)相連接,10 針的一端與電路板相連接,數(shù)據(jù)的下載通過計(jì)算機(jī)直接配置,此下載線可以支持2.5V、3.3V 及5.0V 電壓的下載模式,是一種可以通用型的下載線(圖4-15)。
圖4-15 D 型并口下載線電路原理圖設(shè)計(jì)
最小系統(tǒng)電路設(shè)計(jì)的總體電路原理圖
使用Altium 軟件設(shè)計(jì)的電路原理圖,F(xiàn)PGA 最小系統(tǒng)板包括時(shí)鐘電路、復(fù)位電路、電源電路、JATG 電路、PROM 配置電路、顯示模塊電路、開關(guān)電路以及各種接口電路(圖4-16)。
圖4-16 最小系統(tǒng)電路設(shè)計(jì)的總體電路原理圖
在當(dāng)前國內(nèi)外信息技術(shù)高速發(fā)展的今天,電子系統(tǒng)數(shù)字化已成為有目共睹的趨勢。從傳統(tǒng)的應(yīng)用中小規(guī)模芯片構(gòu)成電路系統(tǒng)到廣泛地應(yīng)用單片機(jī),直至FPGA 在系統(tǒng)設(shè)計(jì)中的應(yīng)用。電子設(shè)計(jì)技術(shù)已邁人了一個(gè)全新的階段。FPGA 利用它的現(xiàn)場可編程特性,將原來的電路板級產(chǎn)品集成為芯片級產(chǎn)品,縮小體積,縮短系統(tǒng)研制周期,方便系統(tǒng)升級,具有容量大、邏輯功能強(qiáng),提高系統(tǒng)的穩(wěn)定性,而且兼有高速、高可靠性。越來越多的電子設(shè)計(jì)人員使用芯片進(jìn)行電子系統(tǒng)的設(shè)計(jì),通過基于FPGA 最小系統(tǒng)開發(fā)設(shè)計(jì),說明了FAPG 芯片研究的動(dòng)機(jī)和研究意義。
TOP12 基于FPGA水磁無刷直流電機(jī)控制電路
主要介紹基于現(xiàn)場可編程門陣列及EDA方法學(xué)的永磁無刷直流電機(jī)控制系統(tǒng)的電子電路設(shè)計(jì)。FPGA是一種高密度可編程邏輯器件,其邏輯功能的實(shí)現(xiàn)是通過把設(shè)計(jì)生成的數(shù)據(jù)文件配置進(jìn)芯片內(nèi)部的靜態(tài)配置數(shù)據(jù)存儲器來完成的,具有可重復(fù)編程性,可以靈活實(shí)現(xiàn)各種邏輯功能。
與ASIC不同的是,PCA本身只是標(biāo)準(zhǔn)的單元陣列,沒有一般IC所具有的功能,但用戶可以根據(jù)需要,通過專門的布局布線工具對其內(nèi)部進(jìn)行重新編程,在最短的時(shí)間內(nèi)設(shè)計(jì)出自己專用的集成電路,從而大大提高了產(chǎn)品的競爭力。由于它以純硬件的方式進(jìn)行并行處理,而且不占用CPU資源,所以可以使系統(tǒng)達(dá)到很高的性能。這種新的設(shè)計(jì)方法可以把A/D接口、驅(qū)動(dòng)器接口、通信接口集成在一塊芯片上,同時(shí)在算法上完成位置、速度甚至電流算法,從而實(shí)現(xiàn)真正的片上可編程系統(tǒng)(SoPC)。這將成為下一代高性能伺服控制器集成化設(shè)計(jì)的一個(gè)趨勢。
下面針對永磁無刷直流電機(jī)模塊化設(shè)計(jì)的思想,介紹基于FPGA的控制系統(tǒng)的電子電路設(shè)計(jì)方法,其控制系統(tǒng)結(jié)構(gòu)如圖1所示。
圖1 控制系統(tǒng)結(jié)構(gòu)圖
電路由電源模塊,電壓轉(zhuǎn)化模塊,FPCA模塊,驅(qū)動(dòng)電路模塊,斬波電流、電壓檢測模塊,繞組電流檢測模塊,A/D模塊,通信模塊,外擴(kuò)存儲器模塊等部分組成。
圖2 斬波器電感電流檢測電路
永磁無刷直流電機(jī)電樞電流檢測信號調(diào)理電路和DC/DC BUCk變換器輸出電壓檢測信號調(diào)理電路參見圖3-16c和d,其功率電路如圖3所示。
首先,由FPGA產(chǎn)生5路PWM波,其中3路用于永磁無刷直流電機(jī)換相,1路用于斬波,另1路用于再生能耗調(diào)節(jié)制動(dòng)電流。三相換相PWM經(jīng)驅(qū)動(dòng)電路控制電機(jī)的換相,這3路PWM只用于換相不進(jìn)行調(diào)制,由斬波環(huán)節(jié)進(jìn)行調(diào)制。電機(jī)繞組電流經(jīng)求偏、放大、濾波通過A/D(ADS7864)轉(zhuǎn)換進(jìn)人 FPGA(XC3S200),經(jīng)PID調(diào)節(jié)器控制電流環(huán);同樣,斬波電壓電流經(jīng)濾波通過A/D轉(zhuǎn)換也進(jìn)人FPGA。圖2所示為FPCA的最小系統(tǒng)電路,XCF02S為FPGA XC3S200的配置芯片,TPS767D325是電源芯片,將+5V電源電壓轉(zhuǎn)換為+2.5V和+3.3V供給FPGA,電源芯片LM317將+5V電源電壓轉(zhuǎn)換為+1.2V供給FPGA;FPGA的時(shí)鐘選為50MHz,晶體振蕩器為50MHz有源晶振,輸出的時(shí)鐘信號電壓的高電平為+3.3V。
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